디지털전자회로 2021 기말고사 해답

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본문내용

1. 아래 문장이 맞으면 T, 틀리면 F를 괄호안에 쓰시오. [개당 1점, 총 20]
(1) Merged contact을 통해 nMOS와 pMOS가 연결된 노드의 diffusion capacitance를 줄일 수 있다.
( F )
(2) Nonideal transistor에서 Vds가 증가하면 carrier velocity가 증가하는 현상을 velocity saturation 이라고 한다.
( F )
(3) Channel length modulation은 Vds가 증가함에 따라 effective length가 감소하여 Ids가 감소하는 현상이다.
( F )
(4) Body effect를 통한 Vth 조절은 technology scaling이 됨에 따라 이용하기 어려워졌다.
( T)
(5) Drain-induced barrier lowering에 의해 leakage current가 증가한다. ( T )
(6) Temperature가 올라가면 Vth가 증가하여 on current가 증가한다. ( F )
(7) Hot temperature 일 때 mobility가 저하되므로 slow corner 이다. ( F )
(8) Logical effort는 transistor와 interconnect를 고려하여 delay를 estimation 한다.
( F )
(9) FO1, FO4 inverter delay를 통해 Cg와 Cd의 크기 비율을 알 수 있다. ( T )
(10)Technology가 scaling 됨에 따라 Interconnect 가 delay에 미치는
영향이 증가한다.
( T )
(11)Gate oxide thickness가 감소하면 gate leakage가 증가하는데 이를 줄이기 위해 high-k dielectric material을 사용한다.
( T )
(12)High skewed inverter는, 출력이 high가 되는 speed를 빠르게 하기 위해 PMOS size를 키운 inverter이다.
( F )

참고 자료

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