디지털시스템설계 4주차 과제

소개글

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목차

1. Problem 1
2. Verilog Code
3. Test Bench Code
4. Schematic
5. Simulation Result
6. Discussion

본문내용

이번 시간은 실습에서 진행했던 8-to-1 MUX, 4bit-Adder, 4-bit 2’s complement Adder에 대 해 과제로 test vench를 작성하고 이에 대한 wave form과 schematic을 확인하는 것이었다. 위의 결과를 보는 것과 같이 모두 정상적으로 작동하고, 회로가 제대로 설계된 것을 확인할 수 있었다. 위 과제들을 진행하면서 코드를 분석하고, test vench를 구현하면서 몇가지 새로운 것에 대해 배웠다. 첫 번째로 지난 시간과는 다르게 assign을 이용했다는 것이다. GATE model 과 Data flow model에서의 차이인 것 같다. GATE model은 not(i,A)와 같이 OUTPUT이 앞에 오고, INPUT 이 뒤에 오는 것으로 괄호 안에 표현했지만, Data flow model은 assign을 이용해 i=~A와 같 이 표현한다는 것에서 차이점이 있었다. 이런 점이 베릴로그로 코딩을 할 때 어떤 것을 적절하게 이용할지에 대한 고민을 남겼다.

참고 자료

없음