실험(1) 연산회로 예비보고서

소개글

판매자 본인이 직접 제출한 보고서입니다.
보고서 점수 A+ 받았던 자료입니다.
사진 및 그림 포함되어 있으며, 참고문헌 명시되어 있습니다.

목차

1. 목적
2. 이론
3. 참고문헌

본문내용

2.4 직렬 가산기

직렬 가산기(serial adder)는 전가산기 하나만을 이용하여 비트의 가산을 할 수 있는 가산기이다. 아래의 그림에서와 같이 시프트 레지스터 두 개에 각각 를 넣어 가 오른쪽 끝에 오도록 하고 전가산기의 합과 자리올림을 저장할 레지스터(sum register)와 플립플롭(carry storage)을 가산기에 연결하면 곧 직렬 가산기 회로가 된다. CLK 펄스가 들어올 때마다 가 한 비트씩 전가산기에 들어가며, 여기서 가산되어 나온 합은 레지스터에 저장되고 자리올림은 플립플롭에 일시 저장되었다가 다음 비트의 가산에 자리올림 입력으로 들어간다. 또 만일 여러 개의 입력을 가산할 필요가 있을 때는 아래의 그림과 같이 어큐물레이터(accumulator)를 시프트 레지스터로 사용하면 된다.

어큐물레이터를 시프트 레지스터로 사용할 때는 첫 두 입력의 가산 결과가 다시 어큐뮬레이터에 저장되므로 연속적인 가산을 할 수 있게 된다. 직렬 가산기는 회로가 작다는 장점이 있지만, 직렬로 연속동작을 시키려면 시간이 많이 걸린다는 단점을 동시에 갖고 있다.

2.5 반가감기와 전감산기
반감산기(half subtracter)는 반가산기와 마찬가지로 두 개의 입력에 대한 감산기이며 전감산기(full subtracter)는 전가산기와 마찬가지로 세 개의 입력에 대한 감산기이다. 단지 감산기의 경우에는 가산기에서 합 가 차(difference) 로, 또 자리올림 가 빌림(borrow) 로 각각 대치되었을 뿐이다. 위의 그림의 진리표에 따라서 반감산기를 구성하면 위의 회로와 같이 됨을 곧 알 수 있다.

또 반가산기와 전가산기의 관계를 그대로 응용하여 반감산기로부터 전감산기를 구성하면 위의 그림과 같게 된다. 그림을 보면 알 수 있듯이 전가산기와 마찬가지로 반감산기 두 개와 OR 게이트 하나를 이용하여 전감산기를 구성할 수 있다.

참고 자료

이병기, 『디저털공학실험』, 사이텍미디어, 2000, pp153-168.
Thomas L. Floyd, 『Digital Fundamentals with PLD Programming』, PEARSON Prentice Hall, 2006, pp452-469.
위키백과, 검색어 가산기, http://ko.wikipedia.org