Elevator 설계

소개글

과목 - 응용논리회로
Model sim 을 이용하여 VHDL 코드로 Elevator 설계
(Quartus로 synthesis 작업 수행)

목차

1. VHDL source coding
2. VHDL testbench coding
3. Signal wave form
4. Synthesis
5. Synthesis 회로도

본문내용

☑ VHDL source coding
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all ;

entity elevator is
port (
clk : in std_logic;
bt_updn : in std_logic_vector (7 downto 0);
bt_floor : in std_logic_vector(4 downto 0);
senser_floor : in std_logic_vector(4 downto 0);
seg_floor : out std_logic_vector(6 downto 0));
end elevator;

architecture behavior of elevator is
signal first_up : std_logic; -- 1층 올라가는 스위치
signal second_down : std_logic; -- 2층 내려가는 스위치
signal second_up : std_logic; -- 2층 올라가는 스위치
signal third_down : std_logic; -- 3층 내려가는 스위치
signal third_up : std_logic; -- 3층 올라가는 스위치
signal fourth_down : std_logic; -- 4층 내려가는 스위치
signal fourth_up : std_logic; -- 4층 올라가는 스위치
signal fifth_down : std_logic; -- 5층 내려가는 스위치
signal floor : std_logic_vector (4 downto 0); -- 엘레베이터 위치
signal sel_floor : std_logic_vector (4 downto 0); -- 위치 선택
signal state, pre_state : std_logic_vector (1 downto 0); -- 동작상태
signal seg : std_logic_vector (6 downto 0); -- 층표시
begin

process (clk)

참고 자료

없음