[논리회로] State machine을 이용한 Serial adder 설계

소개글

4bit씩 A, B 2가지의 Parallel Input을 Shift Registers로 받아서 LSB에서부터 Serial Out하여 Mealy Type의 FSM으로 Sum값을 구한 후 Shift Registers로 Serial Out해서 LSB부터 채워 넣고 최종적으로 4bit의 Parallel Output을 하는 Serial Adder를 Design.

quartus로 실제 구현하여 quartus파일 첨부하였습니다.

목차

설계과제 요약서
제 1 장 서론
제 2 장 프로그램의 구조 및 구성
제 3 장 결과 및 토의

설계과제명 : State machine을 이용한 Serial adder 설계
제 1 장 설계과제 개요
제 2 장 설계과제 목표 및 주요 내용
제 3 장 추진 일정 및 참여 인력

본문내용

설계과제명
State machine을 이용한 Serial adder 설계
주요기술용어
(5~7개 단어)
Shift Register, Full Adder, Decoder, Multiplexer, Serial Adder
Mealy Machine, Parallel In, Output, FSM
1. 과제 목표
주어진 제한요소(경제성, 경고성, 확장성, 적시성)를 고려한 Serial Adder를 설계한다.


2. 수행 내용 및 방법
모두 다 문제를 이해하고 State Table을 작성하여 State Diagram으로 표현해보고 여기서 Input 과 Output Equations를 나타내어보고 이에 맞는 Flip-Flop과 Gate들을 추가하여 사용하고 최종적으로 최소한의 Gate들로 FSM과 전체적인 회로를 완성하게 되어 최적의 Serial Adder를 구현한다. 기본적인 Shift Register와 Full Adder를 최소한의 Gate로 구성한다. 오류 및 입력에 따른 값이 정확히 나오는지 확인한다.


3. 수행 결과
기본적인 Shift Register에 And, Or Gate를 제거하고 Mux를 넣어서 간단하게 Shift Register를 구현하였고 Full Adder부분은 여러 개의 Xor, And, Or를 Decoder와 Bor만으로 구성하였다. 결과적으로는 눈에 보이는 Gate들을 최소화하였고 입력에 따른 출력도 모두 정상적으로 나온다. 결과적으론 제한요소를 모두 갖춘 회로를 구성하였다.


4. 결과 분석
BDF로 회로를 Design하고 Simulation을 해본 결과 오류비트가 먼저 들어감에도 정상적으로 작동하는 것을 볼 수 있었으며, 네 가지의 제한요소(경제성, 견고성, 확장성, 적시성)를 갖춘 회로를 완성하였다.

참고 자료

없음

압축파일 내 파일목록

설계과제최종보고서.hwp
설계과제수행계획서.hwp
[quartus]Serial Adder.zip
[quartus]Serial Adder1.zip