결과레포트9(Logic, R-S Flip-flop)

소개글

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목차

1. 실험결과 및 고찰
Ⓐ Analogue R-S Flip flop(reset-set flip flop)
Ⓑ Digital IC R-S Flip flop (reset-set flip flop, switch debouncer)
2. 참고자료

본문내용

1. 실험결과 및 고찰
Ⓐ Analogue R-S Flip flop(reset-set flip flop)

1) 위 그림과 같은 회로를 구성하고, S와 R을 접지로 연결하고 Q와 에서의 output 값을 측정하고 기록한다. S에 +12V의 입력을 가하고 위에서의 측정을 다시 한다. S를 다시 접지로 연결시키고, 다시 R에 +12V를 주면서 측정을 반복한다.

⇒ 위의 그래프들에서 ch1에서 Q값을 관찰하고, ch2에서 값을 볼 때, 진리표를 구성해 볼 수 있다.

S=1, R=0 일 때, S 입력이 12V이므로 출력 는 0이 되고 R쪽에 흐르는 입력이 모두 0이 되므로 출력 Q는 1이 된다.

S=0, R=0 일 때, R쪽 회로의 두 입력 R과 에 연결된 다른쪽 입력은 모두 0이므로 출력 Q는 계속 1이고, S쪽의 S입력은 0, Q에 연결된 다른쪽 입력은 1이므로 S쪽의 출력 는 0이 된다. 즉, 입력 신호가 S=0, R=0 일 때는 출력 신호는 변화되지 않는다.

S=0, R=1 일 때, R쪽 회로의 입력 R이 1이므로, 출력 Q는 0이 되고, S쪽의 두 입력은 모두 0이 되므로 출력 가 1로 변한다.

S=0, R=0 일 때, R쪽 회로의 입력 R=0, 다른쪽 입력은 1이므로 출력 Q는 0이고, S쪽 회로의 입력 S는 0, 다른쪽 입력은 0이므로 출력 는 1로서 변화되지 않는다.

★ 결과를 설명하라. 이것이 어떻게 기억 소자의 unit으로서 사용될 수 있는지 토의한다.
⇒ RS 플리플롭은 리셋과 세트 2개의 안정 상태를 갖는다. 리셋 상태에서 출력은 0이고, 세트 상태에서 출력은 1이된다. 우리가 구성한 RS 플리플롭 회로에서 Q1이 도통 상태라면 컬렉터 전압은 낮은 레벨이 되고, 이로 인하여 Q2의 베이스 전압은 낮아져 Q2는 차단상태가 된다. 따라서 Q=1, =0의 안정 상태를 갖는다. 만일 Q2가 도통 상태라면 컬렉터 전압은 낮아져 Q1의 베이스 전압 또한 낮아지므로 Q1은 차단상태가 되고, Q=0, =1의 다른 안정 상태를 갖게 된다. 이 상태에서 만일 R 입력단자에 높은 전압을 가하면 Q2의 베이스가 순방향 바이어스가 되므로 Q2는 도통 상태가 되고 Q1은 차단상태가 된다. 따라서 Q=0(리셋)의 안정상태가 된다.

참고 자료

없음