D래치와 D플립플롭

소개글

D래치와 D플립플롭

목차

실험 14. D래치와 D플립플롭
1. 실험 목표
2. 이론 요약
3. 데이터 및 관찰 내용

본문내용

1. 실험 목표
□ 래치(latch)가 SPDT 스위치의 바운스(bounce)를 제거하는 방법에 대한 증명.
□ 4개의 NAND 게이트와 하나의 인버터로부터 게이트된(gated) D 래치 구성과 테스트.
□ D 플립플롭의 테스트 및 래치와 플립플롭에 대한 몇 가지 응용 회로 조사.

2. 이론 요약
지금까지 본 것처럼 조합 논리(combinational logic) 회로는 출력이 완전히 입력에 의해서만 결정되는 회로이다. 순차 논리(sequential logic) 회로는 이전 상태에 관한 정보를 포함하고 있다. 차이점은 순차 회로만이 메모리를 가지고 있다는 것이다.
래치(latch)는 기본 메모리 장치로서 데이터를 잃지 않고 유지시키는 데 피드백을 사용하며, 인버터 두 개, NAND 게이트 두 개나 NOR 게이트 두 개로 만들 수 있다. 이전 조건을 기억하는 능력은 부울 대수로 증명된다. 예를들어 그림 14-1은 NAND 게이트로 구성된 래치를 보여주고 있다.
NAND 게이트로 구성된 래치를 보여주고 있다. 이 회로는 스위치의 바운스(bounce)제거에 널리 사용되며 네 개의 래치가 포함되어 있는 74LS297A IC에서 사용이 가능하다.
시스템을 설계할 때 공통되는 펄스원(pulse source)을 사용하여 시스템에서의 모든 변화를 동기화시켜 동시에 일어나게 함으로써 설계 문제를 간소화 시킬 수 있다. 이와 같은 공통 펄스를 클럭(clock)이라고 한다. 출력 변화는 클럭 펄스의 선두 에지나 후미 에지에서만 발생한다. 몇몇 IC들은 직접 출력을 세트(set)하거나 리셋(reset)하는 입력을 가지고 있기도 한다. 이들 입력은 클럭 펄스가 필요하지 않기 때문에 비동기(asynchronous)입력으로 표시된다.

참고 자료

없음