공통-베이스 증폭기

소개글

이론적배경
공통 베이스 증폭기 구성을 그림 11.1에 나타냈다. 여기서 베이스는
접지 되어 있고, 입력 신호 전원은 이미터에 결합되어 있으며, 부하는 컬
렉터에 결합되어 잇다. 따라서, 공통 베이스 증폭기는 이미터와 베이
스의 사이의 입력 포트와 컬렉터와 베이스 사이의 출력 포트를 갖는 2-
포트 회로망으로 간주될 수 있다. 신호 접지에 있는 베이스 단자가 입력
포트와 출력 포트 모두에서 공통으로 사용된다는 사실로부터, 우리는 이
구성을 공통-베이스 또는 접지된-베이스 증폭기라고 부른다.
이론적배경
1. 직류 해석
- 직류 해석을 하기 위해 그림 11.1의 회로에서 커패시터들을 개방 회로
로 대체하면, 앞 시간에 배운 그림B(10.2)와 동일한 회로가 얻어질 것이
다. 따라서 직류 베이스 전류 IB, 컬렉터 전류 IC, 그리고 이미터 전류 IE
는 각각 다음 식과 같다.
이론적배경
2. 소신호 해석
- 그림 11.1의 회로에서, 모든 직류 전원들을 제거하고 모든 커패시터

목차

-실험목적
-이론적배경
-실험준비물
-실험과정
-Pspice 실험결과

본문내용

공통 베이스 증폭기 구성을 그림 11.1에 나타냈다. 여기서 베이스는
접지 되어 있고, 입력 신호 전원은 이미터에 결합되어 있으며, 부하는 컬
렉터에 결합되어 잇다. 따라서, 공통 베이스 증폭기는 이미터와 베이
스의 사이의 입력 포트와 컬렉터와 베이스 사이의 출력 포트를 갖는 2-
포트 회로망으로 간주될 수 있다. 신호 접지에 있는 베이스 단자가 입력
포트와 출력 포트 모두에서 공통으로 사용된다는 사실로부터, 우리는 이
구성을 공통-베이스 또는 접지된-베이스 증폭기라고 부른다.
이론적배경
1. 직류 해석
- 직류 해석을 하기 위해 그림 11.1의 회로에서 커패시터들을 개방 회로
로 대체하면, 앞 시간에 배운 그림B(10.2)와 동일한 회로가 얻어질 것이
다. 따라서 직류 베이스 전류 IB, 컬렉터 전류 IC, 그리고 이미터 전류 IE
는 각각 다음 식과 같다.
이론적배경
2. 소신호 해석
- 그림 11.1의 회로에서, 모든 직류 전원들을 제거하고 모든 커패시터
들을 단락 회로로 대체하면, 그림 11.2의 회로가 얻어질 것이다. 그림
11.2의 회로에서 트랜지스터를 그것의 소신호 모델(T 모델)로 대체함
으로써, 그림 11.3의 소신호 등가 회로를 얻을 수 있다.
이론적배경
그림 11.3의 회로에서 우리는 입력 단자(Y 단자)와 접지 사이에 두 개의 병렬 저
항, 즉 RE와 re가 있다는 것을 알 수 있다. 따라서 Ri=R2//re이다. 대개의 경우,
RE>>re이므로, 이다. Re가 매우 작기 때문에 우리는 공통-베이스 회로의
입력 저항이 낮다는 것을 알 수 있다. 출력 전압 Vo는 다음과 같이 구할 수 있다.
ie는 회로의 입력 쪽에서



실험과정
4) 출력 저항 Ro를 측정하기 위해, 입력 신호 전원 Vs를 제거하고 Rs
를 접지로 연결하여라. 또한, RL을 제거하고 테스트 전압 전원Vt =
0.1sin2 1000t V를 출력 단자인 Z단자에 인가하라. (그림 11.5를
참고하라.) 테스트 전압 전원으로부터 유출되는 전류 it를 측정하라.
즉, Vt와 C3사이에 교류 전류계의 표시값을 읽어라. 여기서 읽은 전
류값은 rms값이므로, 이를 피크값으로 고쳐라. it의 피크값과 Vt의
피크값을 이용해 출력 저항(Ro=Vt의 피크값/it의 피크값)을 구하라.
시뮬레이션
Pspice 실험 결과
1.실험 5.1에서 제시되었던 회로를 PSPICE로 시뮬레이션한 결과는, 실험 9의 시뮬레이션 결과를

참고 자료

없음