adder 의 delay area 비교 [verilog] code 포함
- 최초 등록일
- 2010.05.29
- 최종 저작일
- 2010.05
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소개글
12bit ripple carry adder
12bit carry select adder
12bit root square carry select adder
3개의 adder 의 속도와 면적을 비교 하였다
결과레포트랑 verilog 코드도 있습니다.
목차
1. 12bit Ripple Carry Adder
2. 12bit Carry Select Adder
3. 12bit Square Root Carry Select Adder
본문내용
1. 12bit Ripple Carry Adder
waveform
clock 이 들어올 때 (negative edge) 입력값을 받아서 다음 cycle 에 결과값이 나오는 것을 확인 할 수 있다. ; 1 cycle 의 delay(fall delay) 가 생긴다
Schematic
이론적인 Delay 는 12 bit 이다.
Carry 가 Critical path 가 된다.
Timing & Area
****************************************
Report : timing
-path full
-delay max
-max_paths 1
Design : adder12bit
Version: Z-2007.03-SP4
Date : Wed Mar 31 23:07:27 2010
****************************************
module SRCSA(sum, sum[12], a, b, c_in, clk, reset);
output [12:0] sum;
input [11:0]a, b;
input c_in;
input reset, clk;
wire [11:0]wa, wb, wsum;
wire [11:2]wsum_0,wsum_1;
wire c1, c2,c2_0,c2_1, c3, c3_0, c3_1, wcin, wcout_0,wcout_1,wcout;
/////////////////////////////////////
참고 자료
없음
압축파일 내 파일목록
P3.hwp
code.zip