4단 바이폴라 연산증폭기

소개글

4단 바이폴라 연산증폭기

목차

1. 증폭기 설계
① 1st stage는 차동증폭기로 설계
② 2nd stage는 Level shift 회로 사용
③ 3nd stage는 에미터 플로워 사용

2. 증폭기 specification
☞ 입력파형에 대한 출력파형이 찌그러짐 없이 설계
☞ 3dB 주파수 > 100kHz 가능한 크게
Vicm에 대한 VOUT < 5 Volt 가능한 작게

3. 내용
☞ Bias 회로 설계 절차
☞ 증폭기 설계 절차
☞ 입출력 impedance와 gain 계산

4. 회로의 simulation
☞ 모의 실험 회로도
☞ 입력과 출력파형(filter 모형, DC 입출력 단자, switching 효과 등)

5. 고찰
☞ 설계시 어려운점
☞ 나만의 설계시 know-how

본문내용

1. 증폭기 설계
첫째단 차동증폭기
입력 단은 차동입력, 차동출력이며 Q1,Q2트랜지스터로 구성했다. 이들 트랜지스터는 전류 전원으로 동작하는 Q3에 의해서 바이어스 된다. 둘째 단도 역시 차동 입력 회로이지만, 이 출력은 Q5의 컬렉터에서 단동 출력 형태로 취해진다. 둘째 단은 전류 전원으로 동작하는 Q6에 의해서 바이어스 된다. 둘째 단에 의해서 차동 입력이 단동 출력으로 변환될 때 두 배의 이득 손실이 생긴다.
둘째단 Level Shift
신호의 직류 레벨DC값의 위치를 변화시켜 주는데 연산증폭기의 출력단자는 플러스와 마이너스 전압 양쪽으로 스윙이 가능하기 때문입니다. 달리 얘기하면 Vout의 출력파형을 그래프로 나타낼 때, 출력 범위는 Vee~Vcc 전압 사이인 +15~-15에서 출력이 되는데 시작 포인트가 높거나 낮을 경우, Vee~Vcc 전압 범위를 넘어가 파형이 잘릴 위험이 있습니다. 그래서 출력 위치를 바이어싱 해주는 역할을 합니다. 여기서 pnp트랜지스터를 사용함으로 써 레벨 시프팅 문제를 해결 할 수 있습니다.
셋째단 Emittor Follow
연산 증폭기의 출력 단은 이미터 플로어 Q8로 출력에 있어 완충작용을 한다.

3. 내용
☞ 차동 증폭기 설계 (첫째단)
R2, R3는 동일한 20KΩ을 사용하였고 Q1, Q2는 Q2N3904를 사용하였습니다.
입력전류는 Q4에서부터 전류가 각각 Q1과 Q2에 분배되었습니다.

☞ Level Shift(둘째단)
신호의 직류 레벨DC값은 위치를 변화시켜 주는데 연산증폭기의 출력단자는 플러스와 마이너스 전압 양쪽으로 스윙하기에 DC 0V를 기준으로 맞추려 노력했습니다.
☞ Emittor Follow(셋째단)
출력에 있어 완충작용을 한다.

참고 자료

없음