Verilog HDL (자판기 설계)

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자판기 Verilog source 와 간단한 설명 한글 파일이 있습니다.

목차

14주차 논리회로설계

◈ 자판기를 설계하시오.
1. 설계배경
2. 제한사항
3. 파형 분석

본문내용

14주차 논리회로설계

◈ 자판기를 설계하시오.
1. 설계배경
0~10까지 총 11개의 STATE를 100원 단위와 같이 설정하고, 각각의 상황에 맞게 NEXT STATE를 결정하였다. 그리고, NEXT STATE를 결정하는 동시에, 출력값인 item과 r_coin을 결정 하였다. 그리고, 아래와 같이 STATE 테이블을 구성 하고, 출력 값을 설정하였다.

3. 파형 분석
먼저 위 파형에서 ①번 네모 칸을 살펴보면, 우선 카운트가 2일 때, coin 1(100원)이 입력되면 다음 상태는 1(100원)로 이동한다. 그리고 카운트가 3일 때, coin 2(500원)가 입력되면 ②번 네모 칸의 다음상태가 6(600원)으로 이동함을 볼 수 있다. 그리고 ②번 네모 칸에서 카운트가 5일 때, menu 1(커피 400원)이 입력되면, item 1(커피)이 출력되고 r_coin 2(200원=600원-400원)가 거스름돈으로 반환된다. 다른 경우로 ③번 네모 칸을 보면 카운트가 7이 될 때, coin 3(1000원)이 입력되고 다음상태는 10(1000원)으로 이동하며, 이때 menu 2(콜라 500원)가 입력되면 item 2(콜라)가 출력되고, r_coin 0(0원)으로 출력되지 않고, 다음상태는 5(500원)로 이동되어서, 다시 메뉴를 고를 수 있게 된다. 계속해서 menu 1(커피 400원)이 입력되고, item1(커피)이 출력되고, r_coin 1(100원=500원-400원)이 거스름돈으로 반환된다.

참고 자료

없음

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