연산증폭기 및 피드백 회로 설계

소개글

본 설계에서는 집적회로의 가장 핵심적인 구성 블록중의 하나인 연산
증폭기 (Operational Amplifier) 를 설계함을 목표로 한다. Gain, 주파수 특성, 전력 소모 등의 스펙을 만족하는 연산 증폭기를 ADS 및 이용 가능한 Tool 을 이용해서 설계하고, 모의 실험을 수행한다.

목차

1. 5 Tr. Op-Amp 설계 + Bias 회로 설계
1> 전체 회로도
2> Hand Calculation
3> 설계 파라미터
4> 시뮬레이션 결과 및 설계 사양과의 분석
5> Hand Calculation과 시뮬레이션의 비교
6> 설계 절차 및 주안점
7> 그 밖의 설계 시 문제점 및 해결방안

2. Op-Amp를 이용한 피드백 회로 설계
1> 전체 회로도
2> 설계 파라미터
3> 시뮬레이션 결과 및 설계 사양과의 분석
4> Hand Calculation과 시뮬레이션의 비교
5> 설계 절차 및 주안점

3. Conclusion

본문내용

2> Hand Calculation

⑴ Bias 회로의 계산
-
이론적으로 Current Mirror가 되므로 가 된다. 즉, 5-Tr. Op-Amp 회로도에서 아래쪽에 위치한 Tr에 흐르는 전류 값은 125μA가 된다. 그리고 M1과 M2의 Size 비가 같으므로 같은 전류가 흐르게 되어 각각에 125μA/2 = 62.5μA가 흐르게 된다.

이론, 손으로 계산, 설계 파라미터 등 제시..

6> 설계 절차 및 주안점

이번 시뮬레이션을 통하여 5개의 Tr의 Width와 Length의 비율에 따라 전류가 흐르는 것이 달라지고, 이 전류의 값 변화에 따라 Gain의 값이 바뀐다는 것을 알게 되었다. 수업 시간에 Gain Bandwidth Product의 값이 일정하다고 배웠기 때문에, 저는 Gain의 값을 키우기보다는 Gain이 작더라도 Bandwidth가 커져서 회로가 빠른 속도에 적응을 잘 할 수 있도록 시뮬레이션 했습니다. PMOS의 W/L의 비율을 크게 설계하면 Gain이 크게 떨어지는 결과가 발생하고, 하지만 반대로 NMOS 의 W/L 의 크기를 크게 공정하자 Gain 이 늘어나는 것을 확인 할 수 있었습니다. 또한 Bias 회로에 연결된 저항의 값을 변경하여 I_ref 값을 키워주었더니 I_source의 값이 덩달아 줄어들어 최종적으로는 Gain의 값이 작아지는 것을 확인하였습니다. 이런 방법을 이용하여 Gain의 값을 줄이고, Vdiff 신호와 Vcm 신호의 Vdc 값을 1.25V로 맞추려고 노력하였더니 Unity Gain Frequency가 1.059GHz의 값을 얻을 수 있었습니다.

참고 자료

없음