가산기 실험레포트

소개글

1) 반가산기 설계
2) 전가산기 설계
3) 4 Digit Adder 구조
4) 2 Digit Adder-Subtarctor 구조

목차

1. Title
2. Name
3. Abstract
4. Background
5. Simulation
5. Experimental Results
6. Analysis
7. Conclusion
8. References

본문내용

1번 실험은 반가산기 설계로서 한비트의 이진수 두 개를 더하는 목적으로 설계되었습니다. 반가산기 2개와 OR게이트 1개로 전가산기를 만들수도 있고, 2진수 2비트X2비트의 곱셈기를 만드는데도 활용될 수 있습니다. 여러 가지 방법으로 만들 수 있는데 가장 간단한 방법은 실험에서 쓴 방법인 XOR게이트 1개와 AND게이트 1개로 구성하는 것입니다.
2번 실험은 전가산기 설계로서 반가산기가 2개가 모여 있는 형상입니다. 반가산기와 다르게, 1비트 이진수 3개를 더하여 출력과 캐리로 내보냅니다.
3번 실험은 2비트 이진수 두 개를 더하는 병렬가산기 실험입니다. 가산기 2개를 Cascade하여 만들어지는데 낮은자리부터 같은 자릿수끼리 더하여 캐리를 넘기는 구조로 되어있습니다.
가산기를 더 Cascade 할수록, 더 큰 자릿수의 2진수의 연산을 처리 할 수 있습니다.
4번 실험의 가-감산기는 3번 실험의 병렬가산기 앞쪽에 10,01의 입력이 들어올 때 1을 내보내는 XOR논리게이트를 배치하고, 이 논리게이트에 스위치를 연결, 이진수의 덧셈과 뺄셈을 선택적으로 할 수 있도록 되어 있습니다.
스위치가 0일때는 3번의 병렬가산기와 같은결과를, 1일때는 뺄셈 연산을 하는데, 뺄셈을 당하는 쪽이 작은경우의 결과는 큰수에서 작은수를 뺀 후 보수연산을 취한 결과와 같도록 하는 논리 구조로 되어 있습니다.

참고 자료

디지털 논리와 컴퓨터 설계 / M.Morris Mano and Charles R.Kime 저
http://www.alldatasheet.co.kr(데이타 시트)
디지털 논리회로 / 한국방송통신대학교출판부