Lab(5) 플립플롭 래치 IC 실습
- 최초 등록일
- 2010.06.23
- 최종 저작일
- 2010.06
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소개글
Lab(5) 플립플롭 래치 IC 실습
목차
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본문내용
[Lab.#5]Flip Flop, 4-bit Latch 실습
[1]학습목표
a)순차 논리회로의 개념, NAND gate R-S Flip Flop, D-type Flip Flop, J-K Toggle형 FF의 동작을 이해한다.
b)트리거링 개념, 동기, 비동기 입력-출력에 대한 동작을 이해한다.
c)74LS74 D-type FF, 74LS75 4-bit Latch, 74LS76 J-K FF의 동작을 이해한다.
d)논리기호, 파형도, 진리표, 동작모드 및 비동기 신호 PS와 CLR 이해와 회로구성 능력을 배양한다.
[3]기초 학습
a)R-S FF, CLK을 가진 R-S FF, D-type FF, J-K FF에 대한 논리기호, 진리표, 동작모드, 파형도를 이해한다.
(아래 표를 검토하여 논리기호와 진리표를 통하여 동작모드를 확인하기 바람)
b)다음 각 IC의 논리회로도, 핀 배치와 특성 등을 이해하고 실습에 활용하자
① TTL 74LS74 : Dual D-type Positive Edge triggered FF with PS(preset) and CLR(clear)
- 한 package에 2개의 독립된 positive edge-clocked D-FF이 있다.
- CLK 입력이 ‘0’→‘1’(↑)상태로 바뀔 때, D 입력 상태가 Q출력에 나타난다.
- 비동기 입력 CLR나 PS입력은 정상상태에서는 ‘1’로 하여 사용한다.
- 비동기 CLR 입력이 ‘0’으로 되면 Q출력은 ‘0’으로 Clear 되고 출력은 ‘1’ 이 된다.
- 비동기 PS 입력이 ‘0’이 되면 무조건 Q출력은 ‘1’로 Preset 되고, 출력은 ‘0’이 된다.
참고 자료
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