반도체설계 - 정수곱셈기

소개글

반도체설계 - VHDL을 이용한 정수곱셈기 설계

목차

1. 4비트 2진수 정수 곱셈 과정
2. 디자인 회로도
3. 모델링
4. 시뮬레이션

본문내용

use ieee.std_logic_1164.all;
use ieee.std_logic_signed.all;
entity multi is
port ( a, b : in std_logic_vector(3 downto 0);
c : out std_logic_vector(7 downto 0));
end multi;
architecture multi_a of multi is
signal c0, c1, c2, c3 : std_logic_vector(7 downto 0);
signal sum1, sum2, sum3 : std_logic_vector(7 downto 0);
constant zero : std_logic_vector := "00000000";
begin
process(a,b)
begin
if (a(0)=`1`) then c0 <= ("0000" & b);
else c0 <= zero;
end if;
if (a(1)=`1`) then c1 <= ("000" & b & `0`);
else c1 <= zero;
end if;
sum1 <= c0+c1;
if (a(2)=`1`) then c2 <= ("00" & b & "00");
else c2 <= zero;
end if;
sum2 <= sum1+c2;
if (a(3)=`1`) then c3 <= (`0` & b & "000");

참고 자료

없음