예비1. CMOS OP AMP 설계

소개글

설계 2. CMOS OP AMP 설계

목차

■ 설계 부품
1. CD4007 : CMOS Array ICs(3개)
■ 설계 준비 사항
■ 설계 검증 내용

본문내용

R2=∞, C2=0pF으로 설정하기 위해 R2는 9999M, C2는 0.0001p로 설정 후 전원 전압은 VDD=7.5V, -VSS=0V를 인가하였다. -VSS=-7.5V로 인가시 위와 같은 Convergence 에러가 발생하게 된다. Convergence 에러가 발생하는 원인은 여러 가지가 있으나 가장 흔하게 일어나는 것이 회로를 구성하는 부품들 사이의 값이 불확실하여 각 노드에서의 계산이 안되서 발생하는 이유이다. 또한 정해진 연산 횟수 안에 Data가 Convergence하지 못하면 위와 같은 error이 발생한다. pspice상에서 시뮬레이션상에 제약으로 인해 전원 전압 -VSS=-7.5V으로 하는 대신에 -VSS=0V로 놓고 시뮬레이션 하였다. 실제 실험에서는 pspice 시뮬레이션상의 제약이 없으므로 제대로 된 출력 값을 얻을 수 있을 것이다. 실제 실험에서는 모두 정상적으로 동작하는지 실험을 통해 확인해 봐야 할 것이다.

Node F와 node E를 시뮬레이션 그래프를 이용하여 측정해 본 결과 Node E는 1.6273V, Node F는 27.888mV의 결과 값을 얻을 수 있었다. 실제 실험에서는 Node E는 2.67V, Node F는 11mV의 결과 값을 얻을 수 있었다. 시뮬레이션 값과 약간의 차이가 있지만 이는 시뮬레이션에서는 -VSS를 0V로 놓고 실험하였지만 실제 실험에서는 -VSS를 -7.5V로 놓고 실험하였기 때문에 값의 차이가 발생하였다. 또한 미세하게 제조상의 저항, 커패시터, CD4007 등 장비간의 오차를 원인으로 생각해 볼 수 있다. 증폭 단이 안정도를 얻기 위해선 open loop의 이득이 1이 되는 주파수에서 위상 응답이 180 〫보다 작아야 한다. 위 참고자료 사진 (a)를 살펴보면 두 개의 pole이 가깝게 존재할 경우에는 P2가 fT내에 존재하게 되어 위상 margin은 매우 작아지게 됨을 알 수 있다. 따라서 위상 margin을 확보하기 위해서는 두 pole을 서로 분리 하여 P2를 fT밖으로 밀어내야 할 것이다. 그 방법으로 커패시터를 연결해줌으로써 해결할 수 있다. 커패시터를 추가하면 P2가 fT밖으로 밀려나게 되어 시스템이 안정해 진다. 위 시뮬레이션 결과를 통해서도 이를 확인해 볼 수 있는데 P2가 fT밖으로 밀려나서 회로가 Stable한 것을 보여주고 있다. 실제 실험에서는 Phase, dB측정이 불가능하여 직접 실험을 해보진 못했지만 시뮬레이션 결과를 통해서 Stable임을 확인할 수 있다.

참고 자료

없음