Adaptive Equalizer Design

소개글

Adaptive Equalizer Design 입니다.

matlab 으로 시뮬레이션 뒤, verilog 로 구현하였으며 delay 랑 area 도 비교되어있습니다.

보고서랑 verilog 코드, 시뮬레이션 한 matlab 코드또한 포함되어있습니다.

목차

Adaptive Equalizer Design
VELILOG CODE

본문내용

1. 기본적인 구조

5tap folded 로 설계하였으며 α=1/128 , 입력(yk)=11 bit, 출력(xn) 은 17bit, Coefficient(wn) 은 9bit 로 잡았다. training mode 는 700cycle 이다.


2. 설계과정

1) α & tap
처음에 quantization을 하지 않고 α 와 mse 의 연관성을 알기위해 매틀랩으로 시뮬레이션을 하였다.



module equal_top (
// ***** Inputs *****
input wire clk ,
input wire subclk ,
input wire reset ,
input wire signed [ 1:0] xk ,
input wire signed [10:0] yk ,

// ***** Outputs *****
output wire signed [16:0] xn
);

// ***** Local wire Declarations *****
wire tr ;
wire str ;
wire [ 2:0] s ;

wire signed [10:0] yk0 ;
wire signed [10:0] yk1 ;
wire signed [10:0] yk2 ;
wire signed [10:0] yk3 ;
wire signed [10:0] yk4 ;
wire signed [10:0] reg_yk ;

wire signed [ 8:0] coeff ;
wire signed [ 8:0] wn0 ;
wire signed [ 8:0] wn1 ;
wire signed [ 8:0] wn2 ;
wire signed

참고 자료

없음

압축파일 내 파일목록

verilog/counter.v
verilog/demux.v
verilog/Dff.v
verilog/equal_top.v
verilog/mux.v
verilog/stimul.v
verilog/wiring.v
verilog/wn.txt
verilog/xk.txt
verilog/xn.txt
verilog/yk.txt
equalizer.hwp
mlab/v2.m
mlab/v4.m
VELILOG CODE2.hwp