실험10-연산증폭기와파형발생기(예비)

소개글

1. 실험 목표
1. 연산 증폭기 회로에서 negative feedback, positive feedback, 안정도 사이의 상관관계를 실험을 통하여 익힌다.
2. 반전 증폭기, 비반전 증폭기, 미분기, 적분기, 뺄셈기 등 연산 증폭기를 이용한 연산회로의 동작 특성을 알아봄으로써 연산 증폭기 회로 설계 능력을 배양한다.
3. 연산 증폭기 응용 예의 하나로서 파형 발생기 회로의 동작을 알아 보고, 발진기의 개념을 익힌다.

목차

실험목표
실험원리

본문내용

1. 실험 목표
1. 연산 증폭기 회로에서 negative feedback, positive feedback, 안정도 사이의 상관관계를 실험을 통하여 익힌다.
2. 반전 증폭기, 비반전 증폭기, 미분기, 적분기, 뺄셈기 등 연산 증폭기를 이용한 연산회로의 동작 특성을 알아봄으로써 연산 증폭기 회로 설계 능력을 배양한다.
3. 연산 증폭기 응용 예의 하나로서 파형 발생기 회로의 동작을 알아 보고, 발진기의 개념을 익힌다.

2. 실험 원리
연산 증폭기는 입력단이 차동 증폭기로 구성되어 있어 두 입력 단자에 들어온 신호의 차이에 비례하는 전압이 출력되게 되어 있다. 두 입력 단자 가운데 빼어지는 신호가 들어가는 단자를 -로 표시하며 반전 입력 단자라 하고, 원래의 신호가 들어가는 단자를 +로 표시하며 비반전 입력 단자라 한다.

<연산 증폭기의 회로와 등가회로>
그림에서 보인 것처럼 두 개의 입력 단자가 있으며, 두 입력 전압의 차이 vid에 비례하여 출력 전압 vo가 나가고, 그 비례 상수, 즉 이득은 A가 된다.
이상적인 연산 증폭기는 이득 A가 무한대이고 차동 입력 저항 Rid가 무한대이며 출력 저항 Ro가 0Ω이다. 이상적인 연산 증폭기의 이러한 특성은 입력 단자로 흘러 들어가는 전류가 0A이며, 출력 전압이 유한하다면 입력 전압 vid가 0V가 됨을 의미한다. 만일 입력 전압 vid가 0V가 아니면 이득이 무한대이므로 출력도 무한대가 되기 때문에 유한한 출력이 나오려면 입력 전압은 0V가 되어야 하기 때문이다.
※ negative feedback, positive feedback과 안정성
negative feedback은 출력 신호가 입력으로 되돌아 올 때, 입력 신호와 위상이 반대가 되게 하여 입

참고 자료

없음