JFET바이어스

소개글

JFET바이어스

목차

실험에 관련된 이론
실험회로 및 시뮬레이션 결과
실험방법 및 유의사항
참고문헌

본문내용

실험에 관련된 이론

JFET의 기본동작
그림2(a)는 JFET의 동작을 이해하기 위해 n채널 JFET에 바이어스 전압을 걸어준 것이다. VDD는 소스(S)에서의 전자들을 끌어당기기 위해 드레인(D)에 양의 전압을 인가한다.
VGG는 게이트와 소스사이에 역방향으로 바이어스 되도록 전압을 인가하며 JFET는 항상 게이트-소스간 pn접합이 역방향으로 바이어스 된다. 음의 게이트 전압을 갖는 게이트-소스간의 역방향 바이어스는 n채널에 공핍영역이 생기게 함으로써 채널의 저항을 증가시킨다.
다시 말해 채널의 폭은 게이트 전압을 변화시킴으로써 제어되고 그것에 의하여 드레인 전류 ID의 크기를 제어할 수 있다. 그림2(b)에서 VGG가 증가하면 공핍층이 넓어져서 상대적으로
채널의 폭이 좁아지고(채널저항 증가) 드레인 전류 ID는 감소한다.
그림2(c)에서 VGG가 감소하면 공핍층이 좁아져서 상대적으로 채널의 폭이 넓어지고
(채널저항 감소) 드레인 전류 ID는 증가한다.
그림2(c) VGG가 적어지면 채널이 넓어지고 ID가 증가한다.

참고 자료

[1] B. Razavi, “Fundamentals of Microelectronics,” John Wiley, 1st Edition, 2007, pp.380-410
[2] http://en.wikipedia.org/wiki/JFET