가산기_및_감산기_예보&결보
- 최초 등록일
- 2010.10.04
- 최종 저작일
- 2010.10
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소개글
가산기 및 감산기 예비보고서, 결과보고서입니다.
목차
예비보고서
결과 보고서
본문내용
1. 제 목 : 가산기 및 감산기
2. 목 적 : 가산기와 감산기의 원리를 이해하고 그 동작을 확인한다.
3. 이 론
(1) Half-adder
A half-adder(HA) is a multiple-output combinational logic network that adds 2 bits of binary data, producing sum-bit and carry-bit output signals. The input bits xi and yi are added mathematically in binary. From the truth table we observe
(1) Full-adder
In performing binary addition, in genera, we will be adding two data bits and one carry bit at each bit position. Hence, a full-adder(FA) is a multiple-output combinational logic network that adds 3 binary bits. From the truth table we can show that
⇒ 이번 실험은 반 가산기 및 반 감산기에 대한 실험이다. 회로도는 XOR 게이트 및 AND 그리고 NOT 게이트만 사용하였기 때문에 실험 회로 꾸미는 것에는 아무런 문제 없었지만 결과 데이타가 제대로 나오지 않아 무척 어려웠다. 또한 새로운 실험기판으로 실험을 하였지만 역시 결과 데이타가 제대로 나오지 않았다.
※ 회로에 대한 이론 (위에서 이론값을 써 놓았기 때문에 다시 정리합니다.)
⇒ 반 가산기 : 반 가산기는 이진법으로 표시된 두 개의 수 A, B를 합하는 가산기이다. 반가산기의 경우 A, B 두입력이 다를 때 SUM에는 1이 출력 되어야 하므로 XOR gate가 사용된다. 그리고 A, B 두 입력이 모두 1일 때 carry가 올라가므로 AND gate를 사용하였다.
참고 자료
1. 「디지탈 공학 실험」 이 병기 저, `1994, 희중당.
「최신 디지탈 실험」 김 동일 편저, `1986, 형설출판사.
「디지탈 공학 실험」 구용회•이원석 공저, `1987, 생능출판사.
「Introduction to Digital Logic Design」 John P. Hayes
`1994, Addison-Wesley Publishing Company.
「Digital Logic Circuit Analysis & Design」 Nelson, Nagle, Carroll, Irwin.
`1995, Prentice Hall.
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