디지털 회로 레포트

소개글

(1) Full adder 및 Half Adder를 VHDL code로 작성하길 바랍니다.
(2) BCD Adder를 설계하시오.
(3) BCD code를 7segment code로 변환하시오.
(4) singed 8bit의 두 수의 adder를 설계하시오.

목차

(1) Full adder 및 Half Adder를 VHDL code로 작성하길 바랍니다.
(2) BCD Adder를 설계하시오.
(3) BCD code를 7segment code로 변환하시오.
(4) singed 8bit의 두 수의 adder를 설계하시오.

본문내용

◆ VHDL code 로 나타내면 다음과 같이 표현 할 수 있다.

library ieee;
use ieee.std_logic_1164.all;

entity segment is
port ( i:in std_logic_vector(3 downto 0);
O:out std_logic_vector(6 downto 0));
end segment;

architecture test of segment is
begin
process (i)
begin
case i is
when "0000"=>O<="1111110";
when "0001"=>O<="0110000";
when "0010"=>O<="1101101";
when "0011"=>O<="1111001";
when "0100"=>O<="0110011";
when "0101"=>O<="1011011";
when "0110"=>O<="1011111";
when "0111"=>O<="1110000";
when "1000"=>O<="1111111";
when "1001"=>O<="1111011";
when others=>O<="0000000";

참고 자료

없음