BJT(npn 트랜지스터)를 이용한 3단 증폭기 설계

소개글

BJT(npn 트랜지스터)를 이용한 3단 증폭기 설계에 대한 내용입니다. 3단부분(CE증폭기)/2단부분(CE증폭기)/1단부분(CC증폭기)/각 단 합성 및 최종 분석 순으로 설계 내용을 레포트에 담았습니다. 각 단 설계 내용에는 Q-point 설정, 회로에 쓰이는 각 저항 값 설계(매우 자세함),주파수대역,pspice를 이용한 시뮬레이션 결과(gain값 포함) 등에 대한 내용이 자세히 나와있습니다. A+받은 고급 자료이며, 가격대비 high quality를 지닌 자료입니다. 감사합니다.

목차

①3단 부분(CE증폭기) 설계

②2단 부분(CE증폭기) 설계

③1단 부분(CC증폭기) 설계

④각 단 합성 및 최종 분석

본문내용

①3단 부분(CE증폭기) 설계
소 목표: gain이 -350이 되게 하고 출력저항이 1kΩ이 되게 하는 것.
-Q point 설정하기(부하선의 기울기:-1/Rc)
[그림1]Q point 설정에 사용된 회로 [그림2]여러 Vbe에 관하여, Vce에 대한 Ic그래프
그림 2에서 Vce범위는 0~20V로 하였고 Vbe는 0.05V간격으로 0.6~0.8V범위에서 나타내었다. 아래 [그림3]은 Q point로 설정된 곳 주위를 확대하여 나타낸 것이다.
[그림3] [그림2]로부터 선택한 Q point 주위 부분을 확대한 그래프
Q point는 Active mode 부분에 있으면서 인가된 입력전압에 대한 출력전압이 distortion 되지 않게 해야하며, Q point를 중심으로 위아래로 되도록 등 간격이 되는 지점이어야 한다(출력전압이 중심선을 기준으로 위아래로 간격이 같아져야 되는 이유때문). 위 조건을 만족시키기 위하여, [그림3]을 분석한 후, Vce가 7V이고 Ic가 7.0129mA인 지점을 선택하였다.
[회로1] 3단 부분회로(CE증폭기) 기본 구조
위에 나타나 있는 [회로1]은 3단 부분회로인 CE증폭기의 기본구조이다. 3단부분의 gain은 -350이 되게 해야한다. 우리 12조가 정한 설계 스펙에 맞게 위 회로의 저항값들 및 캐패시턴스 값들을 정해주어야 한다. 위 회로에서 입력전압의 진폭을 20mV로 한 이유는, 1단부분의 입력으로 인가된 전압 진폭이 10mV인데 이게 2단 부분의 출력으로 나올 때는 진폭이 20mV(이유: 1단부분 gain이 1이고 2단 부분의 gain이 -2이므로)가 되어 3단 입력으로 인가되기 때문이다.
이 때, [회로1]에서 부하저항인 R13을 무한대로 간주하고 early effect를 무시하면 Rc(R9)값은 다음과 같이 구할 수 있다.

참고 자료

Microelectronic CIRCUITS, FIFTH EDITION, Sedra/Smith