7-segment 표시를 위한 Decoder 설계

소개글

* 레포트 개요

<7-segment 표시를 위한 Decoder 설계>

1. Source Program
2. Compilation Repor
3. Block Diagram
4. Simulation Result

* 설명

프로그램 소스랑 주석모두 달고,
Compilation Report,Block Diagram,
Functional Simulation, Timing Simulation
이상 시뮬레이션 결과 값 캡쳐 모두 포함됩니다.

이론도 소개했지만 무엇보다도 교수님들이 가장 중요시하시는 결과 값에 대한 개인분석을 구체적으로 비교적 길게 적어서 인지 성적은 A+ 받았습니다.

설계보고서 쓰느라 애 많이 쓰실텐데 참고 많이 하시고
성적 잘 받으시기 바랍니다.

공대 화이팅.

목차

없음

본문내용

1. Source Program
library ieee; -- 사용할 library들을 선언한다.
use ieee.std_logic_1164.all; -- IEEE표준 library를 사용.
entity seven_segment_decoder is -- 사용할 데이터 타입들과 포트를 선언
port( input : in std_logic_vector (0 to 3); -- 입력은 0~3인 4개항의 논리벡터
output : out std_logic_vector (0 to 6)); -- 출력은 0~6인 7개항의 논리벡터
end; -- entity의 끝
architecture decoder of seven_segment_decoder is -- 설계 부분 선언
begin -- 설계 부분 시작 선언
process (input) -- 프로세스 문을 사용, 병행적으로 여러 개의 조건문을
begin 순차적으로 수행 할 수 있다. with select when문 또는
when else문의 병렬조합으로도 Decoder를 설계 할 수 있다.
case input is -- case 문을 사용한다. 조건이 아닌, 논리식의 값에 따라 각
문장을 병렬 처리 하기 때문에 Decoder 설계에 유리하다.
when "0000" => output <= "1111110"; -- 7segment의 부울식을 지정해준다. (0)
when "0001" => output <= "0110000"; -- 7segment의 부울식을 지정해준다. (1)

..<중략>..

Block-Diagram을 보면 각 Output마다 연결된 논리게이트와 Port의 수가 다르다는 것을 볼 수 있다. 이렇게 되면 각 Output이 출력 되는데 걸리는 시간이 약간씩 달라지는 Delay가 발생 한다. Timing Simulation에서는 이 딜레이의 영향으로 Input이 바뀌었을 때 변화하는 Output은 각 Pin마다 변화하는데 걸리는 시간이 다르다는 것을 확인 할 수 있다. 파형을 살펴보면 Input은 이미 10ns에 `0001`을 주었지만, Output에서는 19.472ns가 돼서야 설계에서 지정해준 output인 0110000을 출력하게 된다.

참고 자료

없음