RCA

소개글

Verilog로 설계한 Ripple Carry Adder입니다.

목차

없음

본문내용

1.실습목표
Full Adder 모듈을 사용하여서 4비트 Ripple Carry Adder를 설계 할 수 있다. 연산 회로 는 디지털 시스템에서 많이 사용되는데 연산회로중의 하나인 가산기(RCA)를 배우고 설계하고 검증한다. Half Adder 모듈을 사용하여서 Full Adder를 설계하고 Ripple Carry Adder를 설계 할 수 있다. Ripple Carry Adder에 TestBench를 이용하여서 예상 출력 값과 실제 출력 값이 일치하는지 검증한다.
2.이론정리
Half Adder
두 입력에 대한 덧셈으로 출력을 합과 올림수로 연산 하고 출력기능을 함
2개의 1-bit 입력을 받아 sum과 carry out을 출력하는 가산기다. A, B 두 개의 입력을 받아 sum을 의미하는 S와 carry out을 의미하는 Cout을 출력한다.

<중 략>

고심한 끝에 각 자리 수에 Carryout이 생기는지 Carry in 이 input으로 넘어오는지 4비트가 넘어가는 Overflow가 될 경우에 Output 결과가 어떻게 되는 지 이러한 조건을 나누어서 조합을 결정하기로 했다. Half Adder를 사용하여 RCA를 구현한 경우와 Full Adder만을 사용하여 RCA를 구현한 경우에 Timing analyzer가 Half Adder가 인스턴스가 많아서 더 시간이 많이 걸려서 다를 것 같았는데 둘 다 시간이 동일하게 걸리는 것을 확인했다. 또한 Technology map viewer도 두 개 다 같으나 RTL Viewer는 두 개가 서로 다르다는 것을 알게 되었다. Technology map viewer와 RTL Viewer의 차이점을 자세히 몰랐는데 조교님께서 설명해주셔서 둘의 차이점을 알게 되었다.

참고 자료

컴퓨터공학 기초설계자료 , 디지털논리회로 수업자료, 구글