Lab#5]플립플롭 래치 IC 실습

소개글

[Lab.#5]Flip Flop, 4-bit Latch 실습

목차

[1]학습목표
[2]부품 및 기기
[3]기초 학습
[4]FF and Latch IC 회로구성 및 동작모드 이해 실습

본문내용

a)R-S FF, CLK을 가진 R-S FF, D-type FF, J-K FF에 대한 논리기호, 진리표, 동작모드, 파형도를 이해한다.
(아래 표를 검토하여 논리기호와 진리표를 통하여 동작모드를 확인하기 바람)
NAND 게이트를 이용한 R-S FF
CLK을 가진 R-S FF
D-type FF
b)각 IC의 논리회로도, 핀 배치와 특성 등을 이해하고 실습에 활용하도록 이해하자
TTL 74LS74, 74LS75, 74LS76
① TTL 74LS74 : Dual D-type Positive Edge triggered FF with PS(preset) and CLR(clear)
- 한 package에 2개의 독립된 Positive edge-clocked D-FF이 있다.
- CLK 입력이 ‘0’→‘1’(↑)상태로 바뀔 때, D 입력 상태가 Q출력에 나타난다.
- 비동기 입력 CLR나 PS입력은 정상상태에서는 ‘1’로 SET하여 사용한다.
- 비동기 CLR 입력이 ‘0’으로 되면 Q출력은 ‘0’으로 Clear되고 출력은 ‘1’ 이 된다.
- 비동기 PS 입력이 ‘0’이 되면 무조건 Q출력은 ‘1’로 Preset 되고, 출력은 ‘0’이 된다.
② TTL 74LS75 : 4-bit D Latch
-4개의 기억소자가 있다. (-, -, -, -)
-Vcc(핀#5) 및 GND(핀#12) 핀의 위치에 주의한다.
-기억소자는 2개씩 묶어서 각각에 대응하는 enable로 제어한다. (:#13, :#4)
-만일 Enable 입력이 "1" 이면 Data enable이고, 출력 Q 는 입력 D와 같다.
-4-비트 latch로 사용하려면 2개의 enable 단자를 묶어야 한다.
-입력을 그대로 유지하려면 Enable 입력을 "0", 즉 latch enable로 바꾸면 출력은 data가 그대로 유지된다.
-CLK으로 동작되는 소자가 아니다.

참고 자료

없음