VHDL Digital Alarm Clock 디지털 알람 시계

소개글

문서 파일내에 간단한 테스트벤치 및 핀 설정, 출력 포트 표기 모두 되어있음

50Mhz 클럭 입력을 받아서 10ms 클럭으로 스케일링 하고 이를 이용한 시계

코드 내부에 주석처리 된 부분을 해제하고 입출력을 조금 손보면 Stop watch

입출력 부분 사진으로 표기

목차

없음

본문내용

digclock.vhd
Library IEEE;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
entity digclock is
port( CLK :in std_logic;
RST :in std_logic;
SET :in std_logic_vector(1 downto 0);
TIME_SET:in std_logic;
UP :in std_logic;
LED :out std_logic;
INPUT:in std_logic_vector(3 downto 0);
SEG_10h :out std_logic_vector(6 downto 0);
SEG_1h :out std_logic_vector(6 downto 0);
SEG_10min :out std_logic_vector(6 downto 0);
SEG_1min :out std_logic_vector(6 downto 0);
SEG_10s :out std_logic_vector(6 downto 0);
ALAM:in std_logic;
ALAM_LED:out std_logic;
ALAM_SET:in std_logic;
SEG_1s :out std_logic_vector(6 downto 0));
end digclock;
-----------------------------------------------------------
architecture STRUCT of digclock is
component prescaler
port( CLK :in std_logic;
RST :in std_logic;
CLK_OUT :out std_logic);
end component;
-------------------------------------------------------------------------------
component counter
port( CLK : in std_logic;
RST : in std_

참고 자료

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