[Flowrian] 래치와 플립플롭들의 Verilog 설계 및 시뮬레이션 검증

소개글

본 문서는 Verilog 언어를 이용하여 래치와 플립플롭을 설계하고 시뮬레이션으로 검증된 파형 결과를 설명하고 있다.

2가지 수준에서 설계하는데 하나는 게이트를 이용한 논리회로도의 Verilog 모델링 방법이고
다른 하나는 레지스터 전송수준에서의 각 모듈의 Verilog 모델링 방법이다.
각종 래치와 플립플롭의 동작을 이해하고 Verilog 언어로 모델링하는 방법에 대해 지식을 습득할 수 있다.

설계는 Verilog 언어를 이용하여 모델링 되었으며, 테스트벤치도 Verilog로 작성하여
시뮬레이션으로 논리동작을 검증하고 결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

Verilog 언어를 이용하여 디지털 회로 설계를 배우려는 고객에게 유용한 자료가 된다.

목차

Verilog HDL / Flowrian

본문내용

순서논리회로를 설계하는데 가장 기초가 되는 여러가지 종류의 래치와 플립플롭을 소개한다.
가장 간단한 SR 래치의 논리회로도에서 출발하여 D 래치, D 플립플롭, T 플립플롭, JK 플립플롭이
어떻게 진화되어 가는지를 상호 관계를 소개하면서 순차적으로 설명하고 있다.

최근에는 합성 CAD 툴을 사용하면 논리회로도는 자동으로 생성되므로
레지스터 전송 수준에서 래치와 플립플롭을 Verilog 언어로 모델링된 코드도 제공되고 있다.

모든 모듈들은 Verilog 언어로 모델링 되었으며 시뮬레이션에 의해서 검증된 파형을 제공하고 있다.
디지털 논리회로를 배우거나 Verilog 설계를 배우려는 분에게 도움이 되는 문서이다.

참고 자료

없음

압축파일 내 파일목록

flipflops_design_20110904.zip
flipflops_v1_20110902.pdf