[Flowrian] 데이터 정렬 회로의 Verilog 설계 및 시뮬레이션 검증

소개글

정렬 회로는 데이터 값의 크기에 따라 순서대로 나열하는 회로이다.
본 문서에서는 4 개의 8 비트 숫자들의 크기를 비교하여 순서대로 나열하는 정렬회로를 설계한다.
데이터의 값의 크기를 비교하는 비교기와 출력하는 경로를 변경하는 멀티플렉서로 이루어진다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

1. 데이터 정렬 회로의 설계 사양
2. 8 비트 멀티플렉서의 Verilog 설계 및 검증
3. 1 비트 비교기의 Verilog 설계 및 검증
4. 8 비트 비교기의 Verilog 설계 및 검증
5. 최소/최대값 탐지 회로의 Verilog 설계 및 검증
6. 데이터 정렬 회로의 Verilog 설계 및 검증

본문내용

4개의 8비트 정수를 정렬하는 본 문서의 회로는 5개의 모듈로 구성된다.

- 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 1 비트 비교기 : Primitive Logic Gate로 구조수준 설계 및 시뮬레이션 검증
- 8 비트 비교기 : 구조수준 설계 및 시뮬레이션 검증
- 최소/최대값 탐지 회로 : 구조수준 설계 및 시뮬레이션 검증
- 데이터 정렬 회로 : 구조수준 설계 및 시뮬레이션 검증

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

참고 자료

없음

압축파일 내 파일목록

sorter_design_20110912.zip
sorter_v1_20110912.pdf