[디지털시스템실험(Verilog)] 32-bit Adder-Substracter 결과보고서

소개글

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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- 디지털시스템실험 결과레포트 기준 -
A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1700원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)

이 레포트의 등급은 ■A+등급■ 입니다.

목차

① 32-bit 2`s Complement Unit의 시뮬레이션 결과
② 32-bit Subtracter의 시뮬레이션 결과
③ 32-bit Adder-Subtracter의 시뮬레이션 결과
④ 32-bit Carry Select Adder의 시뮬레이션 결과

① 32-bit 2`s Complement Unit의 설계
② 32-bit Subtracter의 설계
③ 32-bit Adder-Subtracter의 설계
④ 32-bit Carry Select Adder의 설계

본문내용

코딩 소스는 왼쪽과 같다.
입력되는 input값은 A 하나이다.
A의 각 bit들은 not게이트를 통과하여 wire P로 빠져나오는데, 이 `wire P`로 나온 값은 `input A의 1의 보수`이고, 여기에 1을 더해주어야만 2의 보수가 된다.
이를 위해 B의 값을 1로 선언하고, 각 half adder input값 중 하나는 각 `wire P`의 값으로, 다른 하나는 B(=1)로 시작되는 각 bits의 carry값(=W[30:0])으로 설정하였다.
32 bits의 half adder를 통해 `input A의 1의 보수 + 1` 의 연산이 수행되며, 이로써 output인 Sum은 A의 2의 보수가 된다. 시뮬레이션 결과는 첫 페이지에 나타내었다.

16 bits의 MUX `m0`는, `wire C`의 값을 판별하여 알맞은 output Sum의 상위 16bits를 결정한다.
C = 0인 경우, `wire P`의 값이 output Sum의 상위 16bits가 되고,
C = 1인 경우, `wire Q`의 값이 output Sum의 상위 16bits가 된다.
MUX `m1`은, `wire C`의 값을 판별하여 알맞은 전체 연산의 carry out을 결정한다.
C = 0인 경우, `Z[0]`의 값이 output Cout이 되고,
C = 1인 경우, `Z[1]`의 값이 output Cout이 된다.

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참고 자료

없음