[디지털시스템실험(Verilog)] Address Generator, PC Calculation Unit, Branch Handler 결과보고서
- 최초 등록일
- 2011.10.05
- 최종 저작일
- 2011.10
- 4페이지/
한컴오피스
- 가격 2,000원
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소개글
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판매자는 고려대학교 공과대학 재학생입니다.
학과 평균평점 : 4.2
디지털시스템실험 성적 : A+
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- 디지털시스템실험 결과레포트 기준 -
A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1700원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)
이 레포트의 등급은 ■A+등급■ 입니다.
목차
① Address Generator의 시뮬레이션 결과
② PC Calculation Unit의 시뮬레이션 결과
③ Branch Handler의 시뮬레이션 결과
① Address Generator의 설계
② PC Calculation Unit의 설계
③ Branch Handler의 설계
본문내용
offset이란, 첫 페이지의 표에서 나타낸 base에 더해지는 각 값을 뜻한다.
따라서 offset은 Decimal -4~4의 값을 가지게 된다. offset[2:0]을 통해 더해주게 될 수의 절대값(크기)을 나타내고, offset[31:3]을 이용하여 음수일 경우 보수를 취할 수 있다.
각 경우를 Karnaugh map로 표현할 수 있으며, 이를 통해 각 경우를 Boolean algebra formulation로 나타낼 수 있다. Karnaugh map은 위에 나타내었다.
이제 이 Karnaugh map을 Boolean algebra formulation로 나타내면 다음과 같다.
offset[31:3]의 경우 : op[1]` op[2] + op[0]` op[2]
offset[0]의 경우 : op[0]` op[1]` op[2] + op[0] op[1] op[2]`
offset[1]의 경우 : op[0]` op[1] op[2]` + op[1]` op[2]
offset[2]의 경우 : op[0] op[1]` + op[0]` op[2]
위의 Boolean algebra formulation에서 보수 기호는 NOT게이트로, 곱 기호는 AND게이트로, 합 기호는 OR게이트로 구현할 수 있다.
참고 자료
없음