[디지털시스템실험(Verilog)] Memory Controller 결과보고서
- 최초 등록일
- 2011.10.05
- 최종 저작일
- 2011.10
- 3페이지/ 한컴오피스
- 가격 2,000원
소개글
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판매자는 고려대학교 공과대학 재학생입니다.
학과 평균평점 : 4.2
디지털시스템실험 성적 : A+
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- 디지털시스템실험 결과레포트 기준 -
A+등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 완벽 해석 (가격 2000원)
A등급 : 모든 Verilog 소스코드 첨부, 시뮬레이션 결과화면 첨부, 코드 간략 해석 (가격 1800원)
B등급 : Verilog 소스코드 첨부가 필요하지 않을 정도로 간단한 실험이거나 코드가 짧을 경우, 실험에 대한 완벽 해석은 기본 포함 (가격 1500원)
이 레포트의 등급은 ■A+등급■ 입니다.
목차
① Memory Controller의 시뮬레이션 결과
① Memory Controller의 설계
본문내용
① Memory Controller의 설계
코딩 소스는 다음과 같다.
모듈을 위에서부터 아래로 순차적으로 분석하도록 하겠다.
input clk, reset, extend, read, write는 각각 모듈의 clock, reset, sign extention, momory read, memory write 신호를 나타낸다.
input addr는 메모리의 주소를 나타낸다. 이 input의 하위 2bit는 bank로 쓰이는데, 이를 wire로 선언하고 정의하는 부분이 코드 내에 있다.
input size는 데이터의 size를 나타낸다.
size가 0이면, 1byte, 즉 8bit를 나타낸다. 이 때 가능한 beb값은 0111, 1011, 1101, 1110 이다.
size가 1이면, half word, 즉 16bit를 나타낸다. 이 때 가능한 beb값은 0011, 1100 이다.
size가 2이면, word, 즉 32bit를 나타낸다. 이 때 가능한 beb값은 0000 밖에 없다.
나머지 경우의 bank값은 don`t care로, 구현하지 않아도 된다.
size
beb(bank=0)
beb(bank=1)
beb(bank=2)
beb(bank=3)
0
0111
1011
1101
1110
1
0011
don`t care
1100
don`t care
2
0000
0000
0000
0000
3
don`t care
don`t care
don`t care
don`t care
표로 다시 나타내면 다음과 같다.
...
참고 자료
없음