[디지털시스템실험(Verilog)] Multiplexer 예비보고서

소개글

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판매자는 고려대학교 공과대학 재학생입니다.

학과 평균평점 : 4.2
디지털시스템실험 성적 : A+

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- 디지털시스템실험 예비레포트 기준 -
A+등급 : 모든 Verilog 예상 소스코드 첨부, 코드 해석 및 동작 예상, 핵심 내용 요약 정리 (가격 1200원)
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이 레포트의 등급은 ■A등급■ 입니다.

목차

① Multiplexer(MUX)
② Multiplexer의 작동 방식과 구조
③ Shifter
④ 32 to 1 MUX의 코딩

본문내용

② Multiplexer의 작동 방식과 구조
가장 기본적인 2 to 1 MUX의 논리회로도는 다음과 같다.
input은 I0와 I1 2가지이며, output은 Y 1가지이다. 특수하게 S라는 selection input(선택 입력값)이 존재하는데, 이 S의 값에 따라 출력값은 I0를 나타내거나 I1을 나타낸다. 옆의 회로에서 S값이 0일 경우 I0가 입력되는 AND게이트에 1이 입력되어 최종 출력값은 I0를 나타내게 되고, S값이 1일 경우 I1이 입력되는 AND게이트에 1이 입력되어 최종 출력값은 I1을 나타내게 된다.

③ 각종 MUX의 구조
2 to 1 MUX에 대해서는 위에서 살펴보았다.

4 to 1 MUX의 논리회로도는 다음과 같다.
2 to 1 MUX와는 다르게 selection input이 2개로, input이 4개로 증가하였다. 그러나 output인 Y는 여전히 한 개다.
여기서 오늘 실험에서 다룰 MUX들의 공통적 구조를 살펴보면, ‘n to 1 MUX’에서 n은 input의 개수를 나타낸다. 1은 output을 뜻하므로, 회로의 논리 출력값은 항상 1가지이다. 또한 이 때의 selection input 개수를 X라 하면, 2X = n 이 되어야 한다. 그 이유는 selection input의 조합에 따라 여러 input값 중 단 하나의 input 값만이 선택되도록 해야 하기 때문이다.

참고 자료

없음