[디지털시스템실험(Verilog)] 32×32 Binary Multiplier 예비보고서
- 최초 등록일
- 2011.10.05
- 최종 저작일
- 2011.10
- 2페이지/
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소개글
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디지털시스템실험 성적 : A+
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목차
① Multiplier
② Multiplier 모듈의 gate level 설계에 대한 고찰
③ 32×32 Unsigned Binary Multiplier 설계
④ 32×32 Signed Binary Multiplier 설계
본문내용
② Multiplier 모듈의 gate level 설계에 대한 고찰
왼쪽의 논리회로도는 4×4 multiplier이다.
비록 이번 실험에서 구현하게 될 32×32의 form은 아니지만,
기본적인 모듈 구성은 이와 동일하다.
옆 회로를 참고하여, 32×32 multiplier 구현을 단계적으로
고찰해보도록 하겠다.
피승수(multiplicand)와, 승수(multiplier)의 n번째 bit의 수를
곱한 결과 중에서, LSB를 제외한 나머지 31 bits의 수를
adder의 피가수(augend)로 둔다.
피가수의 MSB는, 첫 adder에서는 0, 나머지 adder에서는
이전 adder의 carry output 값이 된다.
그러면, 피승수와, 승수의 n+1번째 bit의 수를 곱한 결과는
가수(addend)가 된다.
피가수와 가수를 더한 후, 각 adder 결과값의 LSB는
각 bit의 최종 출력이 된다.
참고 자료
없음