[Flowrian] Subtract-Shift 방식 나눗셈 회로의 Verilog 설계 및 시뮬레이션 검증

소개글

Subtract-Shift 방식 나눗셈 회로는 사람이 수작업으로 나눗셈을 수행하는 방식과
동일하게 제수 (divider)의 각 비트에 대하여 뺄셈과 시프트 동작을 반복하는
방식으로 나눗셈을 수행한다.

Subtract-Shift 방식의 나눗셈 회로는 데이터패스 (Datapath)와 컨트롤러 (Controller)로
구성되기 때문에 매 클럭 지정된 연산을 반복하면서 나눗셈을 수행하도록 설계된다.
구현되는 회로의 다른 나눗셈 회로와 비교하여 면적은 작으나 여러 클럭이 소요되므로
딜레이가 클 수밖에 없다.

설계는 Verilog 언어를 이용하여 모델링 되었으며,
테스트벤치도 Verilog로 작성하여 시뮬레이션으로 논리동작을 검증하고
결과 파형을 분석하여 설계가 올바로 되었음을 증명한다.

(주)시스템 센트로이드의 Flowrian으로 설계되었으며
Verilog 소스를 포함하여 Flowrian 관련 모든 데이터가 제공된다.

목차

Flowrian / Verilog

본문내용

본 문서에서는 아래의 모듈들은 Verilog 언어로 설계하여 시뮬레이션 검증을 하였다.

- 2 입력 8 비트 멀티플렉서 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 비트폭 확장 가능한 시프트 레지스터 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 9 비트 Ripple-Carry 덧셈기 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 9 비트 Ripple-Carry 뺄셈기 : 구조수준 Verilog 설계 및 시뮬레이션 검증
- 전체 동작을 제어하는 유한상태머신 : RT 수준 Verilog 설계 및 시뮬레이션 검증
- 나눗셈 회로의 최상위 모듈 : 구조수준 Verilog 설계 및 시뮬레이션 검증

Verilog 언어를 이용하여 디지털 논리회로의 구조 설계를 배우려는 분에게 도움이 된다.

참고 자료

없음

압축파일 내 파일목록

DividerSS_v1_20111004.pdf
DividerSS_design_20111005.zip