카이스트 전자공학실험2 실험2 Sequential Logic Circuit Design 결과보고서

소개글

카이스트 전자공학실험2 실험2 실험결과보고서입니다.

목차

5. Demonstration
6. Consideration
7. Reference
8. 고찰

본문내용

< J-K Flip-Flop >
J-K Flip-Flop은 R-S Flip-Flop과 달리 우선 clock이 변할 때만 출력이 변하도록 회로를 개선하였고, R-S Flip-Flop의 R=1, S=1인 경우를 보완해주었다. J-K의 J는 S에 대응되고, K는 R에 대응되는데 S=R=1이 허용하지 않음과 달리 J=K=1는 허용가능하다. 이때 출력은 Toggle된다. J-K Flip-Flop의 경우 Excitation table로 나타내면 Don`t care term이 다른 Flip-Flop에 비해 많기 때문에 적은 gate 수로 설계할 수 있는 장점이 있다. 그러나 input 2개라는 점, R-S Flip-Flip 보다 복잡한 점이 단점이다.
< D Flip-Flop >
데이터 전송 시 유용하다. D flip-flop은 input이 하나(D)이기 때문에 간단하다. 즉 적은 배선으로 설계할 수 있다. 그러나 그만큼 gate가 많이 필요하다는 단점이 있다. 따라서 게이트보다 배선에 큰 비중을 두는 VLSI 설계 시 많이 이용된다. 그리고 2주차 실험을 통해서 알아낸 것인데, D Flip-Flop 을 이용하면 단순히 시간만 지연시킬 수 있다는 장점이 있기 때문에 delay에 대한 문제점을 이를 통해 해결할 수도 있다. 설계할 때 Don`t care term이 없기 때문에 설계하기에 불편한 단점이 있다.
④ 실험할 때 스위치에 저항을 달아주는 이유
스위치의 왼쪽이 5V(논리 1을 의미)일 때 오른쪽 단자에 저항을 연결하고 저항에 접지를 연결 하였다. 이는 스위치가 갑자기 열렸을 때 오른쪽 단자의 전압을 0V가 되도록 하여 신호를 깔끔하게 하는 역할을 한다. 이를 pull down Register라고 한다.
반대로 왼쪽이 0V(논리 0을 의미)일 때 오른쪽 단자에 저항을 연결하고 5V(논리 1을 의미)를 연결하였을 때를 pull up Regist

참고 자료

Kart, “Contemporary Logic Design” Roth, “Fundamentals of Logic Design”