VHDL - 4bit 가산기를 이용한 BCD adder, 4bit 가산기를 이용하지않은 BCD adder

소개글

VHDL - 4bit 가산기를 이용한 BCD adder, 4bit 가산기를 이용하지않은 BCD adder

시뮬레이션결과, 소스 첨부 했습니다.

목차

없음

본문내용

<출력 화면>
소스 분석
우선 4bit가산기를 이용하여 두 개의 입력값(a,b)을 더하게 됩니다. process문을 이용하여더한값이 9를 넘어가게 되면 즉, “0X” or “0X” or “X”의 값이 되게 된다면, BCD 값의 다음자리 4bit의 값을 “000”로 만들게 됩니다. 그리고, 첫 번째 자리의 BCD값은 4bit 가산기를 이용하여 6을 더한 값을 넣게 됩니다. 9가 넘는숫자라면 6을 더하게 되면 4bit가산기에서는 최대 표현가능 숫자가 5까지 이기 때문에 carry가 발생하게 됩니다. 발생하는 carry는 버리고, 남은자리만 표현하게 구현하였습니다.

소스 분석
4bit가산기를 이용하지 않고 BCD adder를 설계할 때 결과적으로 더하기를 위한 부분의 소스가 필요합니다. 그래서 실질적으로 소스를 복잡하게 만드는 것보다는 ieee. std_logic_arith.all 파일과 unsigned를 이용하여 덧셈연산을 하도록 구현하도록 목적을 세웠습니다. 그래서 우선 입력값 a,b를 더한 값을 signal temp에 저장한 후 process문을 이용하여 if문에서 9보다 클 경우 BCD 다음 저장변수에는 을 입력하고, BCD 첫 번째 저장변수에는 6을 더하여 입력하도록 구현하였습니다. 이렇게 되면 6을 더한 첫 번째 BCD 변수 공간은 overflow가 생겨서 위에 4bit adder로 구현한 부분과 같은 결과를 얻을수 있게 됩니다.

참고 자료

없음