결과보고서 실험 3. 가산기와 감산기 (Adder & Subtractor)

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아주대 논리회로실험 결과

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→ 2-bit serial adder와 2-bit parallel adder 두 종류의 2bit 입력 가산기의 구성에 대하여 살펴보면, 직렬 가산기는 하나의 전가산기에 피가수와 가수의 각 비트가 최하위?비트(LSB)로부터 순차적으로 입력된다. 병렬 가산기는 비트수만큼 전가산기를 사용하기 때문에 회로가 복잡하나 비트들이 동시에 연산되기 때문에 연산속도가 빠르다. 피가수와 가수의 모든 비트들이 동시에 입력되며 전가산기의 출력자리의 올림수는 바로 왼쪽 전가산기의 입력?지리 올림수로 사용한다.

< 실험 고찰 >
실험 3. 가산기와 감산기(Adder & Subtractor)을 통하여 Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 실험을 통해 확인해 보았고, 이를 바탕으로 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리에 대하여 실험을 통하여 알아보았다.

실험 전 실험 강의 자료를 통해 반가산기, 전가산기, 반감산기, 전감산기를 공부하였다. 반가산기는 2진수 1자리의 덧셈을 가능하게 하는 회로로서, 자리올림을 고려하지 않는 회로이다. 즉, 1+1=10일 경우, 이때 0을 합(sum)이라하고 한자리 위로 올라간 1을 자리올림(carry)이라고 부른다. 반가산기에서는 자리올림수를 윗자리에 더해 줄 수 없으므로 1더하기 1은 0으로 처리된다. 전가산기는 입력변수 A와 B가 2비트 이상으로 구성되어 있을 때 반가산기만으로는 불가능함에 따라 구성된 회로로서, 2진수의 덧셈에 사용할 수 있는 완전한 가산기를 만들려면 그 자리보다 낮은 자리에서 발생하는 자리올림수를 받아들일 수 있는 입력요소가 추가 되어야하고, 또한 자리 올림수를 발생시킬 수 있어야 한다. 반감산기는 2개의 한자리 2진수 A,B를 감산할 경우의 논리회로를 말하며, 출력변수들은 차

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