JFET의 직류특성과 바이어스

소개글

전자통신기초실험
JFET의 직류특성과 바이어스에 관한 보고서 입니다.

목차

<JFET의 직류특성과 바이어스>

[JFET의 직류특성]
1. 실험 목적 : 접합 FET의 직류 특성을 조사한다.
2. 실험 이론
3. 실험 장비

[JFET의 바이어스]
1. 실험 목적 : 자기 바이어스, 전압분배 바이어스, 2전원 바이어스를 사용한 JFET의 바이어스 특성을 조사한다.
2. 실험 이론
3. 실험 장비

본문내용

[JFET의 직류특성]
1. 실험 목적 : 접합 FET의 직류 특성을 조사한다.
2. 실험 이론
◆ JFET의 구조 및 종류
접합 전계효과 트랜지스터(Junction Field Effect Transistor; JFET)는 채널의 전류를 제어하기 위하여 역 바이어스 되는 접합으로 동작하는 전자소자로서 구조에 따라 n채널 또는 p채널로 나누어진다. 그림 1에 JFET의 두 가지 가능한 구조 및 기호를 도시하였으며 여기서 게이트(G)단은 내부적으로 서로 연결되어 있다.


◆ JFET의 기본동작
그림2(a)는 JFET의 동작을 이해하기 위해 n채널 JFET에 바이어스 전압을 걸어준 것이다. VDD는 소스(S)에서의 전자들을 끌어당기기 위해 드레인(D)에 양의 전압을 인가한다.
VGG는 게이트와 소스사이에 역방향으로 바이어스 되도록 전압을 인가하며 JFET는 항상 게이트-소스간 pn접합이 역방향으로 바이어스 된다. 음의 게이트 전압을 갖는 게이트-소스간의 역방향 바이어스는 n채널에 공핍영역이 생기게 함으로써 채널의 저항을 증가시킨다.


다시 말해 채널의 폭은 게이트 전압을 변화시킴으로써 제어되고 그것에 의하여 드레인 전류 ID의 크기를 제어할 수 있다. 그림2(b)에서 VGG가 증가하면 공핍층이 넓어져서 상대적으로 채널의 폭이 좁아지고(채널저항 증가) 드레인 전류 ID는 감소한다.

참고 자료

전자통신기초실험, 상학당, 전자통신연구회, 06년8월25일