[3주차] Adder_Subtractor

소개글

성균관대학교 논리회로설계 실험 레포트입니다. 100% 손으로 작성하였구요 레포트 점수 만점으로A+받은 자료입니다. 정확히 레포트형식대로 쓰여졌고, VHDL코드와 시뮬레이션 스크린샷도 포함되어있습니다.주석당연히 포함이구요 코드긁어서 돌리시면 100% 돌아가는 자료입니다. A+맞으실꺼라 확신합니다.

목차

1. Purpose
2. Background
1) Binary code
2) Adder and Subtracter

3. Source & Result
1) VHDL source
2) Test bench
3) Result wave

4. Result Analysis

5. Discussion

본문내용

1. Purpose
* VHDL을 이해하고 ISE webpack을 이용하여 VHDL code를 작성하고 simulator를 이용하여 정상작동 여부를 확인한다.
* Binary code를 이해하고 signed binary code를 표현하는 방식을 공부한다. 또한 이를 이용하여 가산기, 감산기, 혹은 감가산기를 설계한다.
* single bit 감가산기를 이해하고 이를 이용하여 multi-bit 감가산기를 설계한다.
* 4비트 입출력 감가산기의 작동을 확인하고 문제점을 찾은 후 이를 보안할 방법을 찾아본다.

2. Background
1) Binary code
* 우리가 사용하는 모든 디지털 시스템은 +A(V)와 -A(V)의 입출력 신호로 작동을 하게 되는데 이는 이진수와 같은 원리이다.
* 일반적으로 표현된 이진수는 양의 정수만을 가리키는데 이를 보안하기 위하여 여러 가지 방법들이 사용된다.

<중략>

entity adder_and_subtracter is
Port ( x, y : in STD_LOGIC_vector(4 downto 0); --가감이 이루어질 두개의 입력변수
M, Cin : in STD_LOGIC; --가산기 감산기 여부를 결정하는 변수와 carry_in
z : out STD_LOGIC_vector(4 downto 0); --결과변수인 z
Cout : out STD_LOGIC);
end adder_and_subtracter;

architecture Behavioral of adder_and_subtracter is

<중략>

2. 4-bit full adder
4bit의 감가산기를 구성하였고 위의 결과표를 보게 되면 4,7,9번째의 결과가 맞지 않는 것을 볼 수 있다. 이는 2S complement의 특성상 4bit의 binary code라도 실제로 가지게 되는 magnitude는 3bit과 같아져서 저러한 결과값에 오류가 생기게 된다. 이를 해결하기 위해서 입력과 출력 값에 1bit씩을 더하여 5bit감가산기를 구성하게 되면 4bit의 magnitude를 가지게 되므로 계산이 정상적으로 이루어지게 된다.

참고 자료

없음