[7주차] FSM

소개글

성균관대학교 논리회로설계 실험 레포트입니다. 100% 손으로 작성하였구요 레포트 점수 만점으로A+받은 자료입니다. 정확히 레포트형식대로 쓰여졌고, VHDL코드와 시뮬레이션 스크린샷도 포함되어있습니다.주석당연히 포함이구요 코드긁어서 돌리시면 100% 돌아가는 자료입니다. A+맞으실꺼라 확신합니다.

목차

1. Purpose

2. Back Ground
가. FSM (Finite State Machine)
나. Grey Code

3. Source & Result
가. VHDL Source
나. Test_banch source
다. Result Wave

4. Result Analysis

5. Discussion

본문내용

1. Purpose

이번 시간에는 Finite State Machine의 원리를 이해하고 Finite State Machine의 두종류인 Mealy Machine과 Moore Machine 중 Mealy Machine을 이용하여 Binary/Grey counter를 설계하여본다.

2. Back Ground
가. FSM (Finite State Machine)
(a) What is the Finite State Machine?
Finite State Machine은 가능한 State내에서 순차적으로 입력 갑에 의해서 State의 상태가 변화되는 Machine을 말합니다. FSM에서 현재상태와 다음상태는 오직 입력 값에만 의존을 하게 되며 입력값에 의해서 출력값이 결정된다면 Mealy Machine, 상태에 의해서 출력값이 결정된다면 Moore Machine이 된다. 회로의 구조를 보게 되면 현재상태와 다음상태를 결정하는 조합논리회로와 상태를 저장할 수 있는 flip-flop으로 구성되어 있음을 볼 수 있다.


(b) What is the Mealy machine?
위와 같은 구조를 가지는 machine으로서 위의 회로도와 같이 present_state와 input값에 의해서 next_state와 output의 값이 결정되는 machine이다.
위와 같은 순서도 대로 작동이 되며 VHDL 프로그래밍 시에도 위에 따라서 설계를 할 수 있다. 단점으로는 프로그래밍이 각각의 input마다 각자의 output값을 지정해 주어야하기 때문에 VHDL 프로그래밍 상에서는 다소 비효율적이다.

(c) What is the Moore machine?
위의 회로도는 Mealy Machine의 경우를 표현하고 있다. Next_State를 결정하는 조합논리회로에 의해서 next_state가 결정이 되고 그렇게 해서 결정되는 state들과 input이 같은 조합논리회로에 의해서 output이 결정이 된다. 하지만 Moore Machine의 경우에는 present_state와 input에 의해서 next_state가 결정이 되지만 output은 present state에 의해서만 결정이 된다. 이를 회로도로 그려보면

위와 같은 회로도를 가지게 된다.

위의 Mealy Machine의 경우와 똑같은 상태도가 위와 같이 변하게 된다. VHDL 프로그래밍 시에는 각 상태별로 출력이 정해지기에 프로그램시 좀 더 간단화 될 수 있다.
일반적으로 Mealy Machine 혹은 Moore Machine을 정하는 기준에는 State의 개수가 더 적은, 즉 더 효율적인 방법을 선택하게 되며 VHDL 프로그래밍 시에는 좀 더 syntex가 적어질 수 있는 Moore Machine을 사용할 예정이다.

참고 자료

없음