2.가산증폭기

소개글

보고서

목차

1. 실험 목적

2. 기본 이론

3. 실험회로

4. 실험도구 및 재료

5. 실험순서 및 결과

6. 토의 및 고찰

본문내용

1.실험 목적
연산증폭기를 이용한 2입력 가산기 회로의 동작을 이해한다.

2.기본 이론
가산기회로는 2개 이상의 신호전압을 대수합또는 차를 얻는 회로로 공업계측 기술이나 제어회로에 많이 이용된다. 가령 프로세서 공업계기의 신호가 4~20[mA]이나 이것을 수신하여 0~10[V]의 신호로 변환시키고자 할 경우가 있다. 4~20[mA]의 신호를 250[Ω]의 저항에 흘리면 전압강하로서 1~5[V]의 신호전압을 얻을 수 있으며, 이 전압에서 1[V]의 전압을 감산하면 0~4[V]가 된다. 다시 이 전압을 2.5배로 증폭하면 0~10[V]의 신호전압을 얻을 수 있을 경우 가산기 회로의 응용을 생각할 수가 있다.
가산 및 감산할 신호전압의 양은 몇 개가 있더라도 전부 저항을 통하여 병렬로 연결하면 되며, 입력 신호전압의 기준점은 회로에 의해 공통으로 접지점이 구성되어야 한다.

<중 략>

(14) (4),(5),(9) 및 (13)의 실험 결과와 시뮬레이션의 결과를 종합 비교 검토하시오.
각각의 OP-AMP는 전압의 크기와 주파수에 따라 증폭의 여부에 많은 영향을 끼치는 것을 알수 있고, 고전압보다 저전압이 더 높은 주파수에서 파형의 일그러짐이 없이 증폭을 잘했으며, 주파수적 특성으로는 저 주파수일 때 증폭을 잘하며, 고주파수일 때 차단주파수를 넘어갈 때 파형의 일그러짐을 확인했으며, 그것은 OP-AMP가 제역할을 못한다는 것을 알수 있었다.
그리고 회로를 구성하는 저항값에 따라 증폭의 크기가 다르며, 가산증폭기에서는 시뮬레이션에서는 거의 이론과 정확하게 나왔지만, 실제 회로에서는 각 소자의 저항성분과, 전선의 저항 등 외부요소에 의해 전압의 손실을 아주 작게나마 확인할 수 있었다.

참고 자료

없음