Digital fundamental, computer architecture, Micro processor 등을 아우르는 Asic 설계의 기본

소개글

현직 연구원이며, 학부 및 석사 강의용
clock/reset부터 아우르는 기본 개념, 용어정리, 중요문제 및 해결방법
그림과 같이 한글로 서술

목차

1. [Clock & Reset ]

2. [Reset]

3. [Clock]

4. [Synthesis]

5. [Static Timing Analysis]

본문내용

[ Clock & Reset ]
[Reset]
: 필요한 이유
- Back to known stage로 가기 위해 필요 (X propagation의 문제는 reset시 이게 안되서 발생)
- Scan vector simulation은 capture후 Flush하기 위한 reset이 필요
: 정교한 reset strategy가 필요한 이유
- Prevent Glitch & Meta (Schmidt triggered pad는 비쌈)
- ESD등 전자기적 문제점 대비
- Reset timing 문제 대비
+Reset을 이해하기 위한 항목
1. Async. vs. Sync.
2. All FFs receive RESET signal or not?
3. Reset-Tree layout & Buffered Scheme (pulse stretcher 사용 여부)
4. Reset Timing (CRPR, Removal, Recovery)
5. Reset functionality for DFT scan
6. Reset functionality for Multi-clock zone.
7. RTL Design check

<중 략>

Hold Violation = Arrival time Required time
Data arrival time은 Data이므로, datapath의 delay와 FF1의 skew이다.
Arrival time = (datapath delay + FF1’s skew)
하지만 Data required time은 말 그대로 clock이므로, previous clock이 data를 보낼 것이므로
기본적인 clock period와 clock이 FF까지 전달되는 delay시간이 전체 clock시간이다. 좀더
정확히 이때 FF의 cell에 내장된 intrinsic setup을 고려해야 하므로 이를 빼야 할 것이다. 아울러 Logical implementation과 Physical implementation간의 차이를 추가로 빼야 한다. clock이므로 당연히 jitter와 skew일 것이다. 이 두 가지를 uncertainty라 하며, margin으로
사용한다
Required time = (FF2’s skew + library hold time + uncertainty)
+ Hold Solution
Buffer를 넣어 해결하거나, Cell type을 변경한다.

참고 자료

없음