전자회로실험 cascade 예비보고서
- 최초 등록일
- 2012.12.31
- 최종 저작일
- 2011.11
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MS 워드
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소개글
전자회로 실험 과목의
cascad 회로 예비보고서입니다.
많은 도움이 되기 바랍니다.
목차
1. 실험 목적
2. Cascade 회로I 회로
3. Cascade 회로2회로
본문내용
1) 회로의 Bias 설계
저항 R4, R3와 R6, R5에 흐르는 전류 ID1, ID2를 2mA로 설계한다. 이때 2N7000의 kn값은 약 32mA/V^2이고, 저번 주에 사용한 소자의 VT값은 약 1.2V였다. 따라서 이때 VGS1, VGS2를 구하면 아래와 같이 약 1.45V이다.
따라서 VGS1, VGS2 = 1.5V로 잡고, 저항 R3를 500k옴으로 잡으면 2mA가 흐르므로, 1V가 걸리고, 따라서 저항 R1에 걸리는 전압은 1+1.5 =2.5V이다. VDD가 5V이므로 R2에도 2.5V가 걸려야 하므로 R1=R2 이고, 임의로 20k옴으로 설계하였다. 그리고 저항 R4를 500옴으로 설계하면 R4+R3에 걸리는 전압은 2V이므로 VDS1은 3V가 걸리므로
VDS1 > VGS1 VT1 = 0.3V를 만족하므로 Saturation 상태를 만족한다.
<중 략>
1)의 설계회로 그림은 약간의 오차는 존재하지만 설계한 값과 거의 동일하게 출력되는 것을 확인할 수 있으며, 전압을 변경해서 Saturation의 상태도 확인하였다. 2)의 그래프에서 위상은 동일하게 나왔으며, 이는 전압이득 Av = gm1*gm2*R4*R6이므로 부호가 + 이므로 위상은 동일하며, 이론값은 위에서 계산한 것과 같이 43.56인데 피스파이스에서 구한 42.88과 거의 동일한 것을 확인할 수 있다. 이것은 1번 Stage의 증폭기에서 gm1*R4 = 6.5배, 2번 Stage의 증폭기에서 gm2*R6 = 6.5배로 6.5*6.5= 42.55로 두 개의 증폭기의 이득이 곱해진 것을 알 수 있으며, 각각의 전압이득을 구하는 이론식이 곱해지면 Cascade회로의 전압이득 식과 같아지는 것으로 다시 확인할 수 있다.
<중 략>
1)의 설계회로 그림은 약간의 오차는 존재하지만 설계한 값과 거의 동일하게 출력되는 것을 확인할 수 있으며, 전압을 변경해서 Saturation의 상태도 확인하였다. 2)의 표에서 입력전압과 출력전압의 부호가 반대 이므로 위상은 반대로 나왔다.이것은 이론값으로 전압이득 Av = -gm1*gm2*R4*RD이므로 부호가 - 이므로 위상은 반대인 것을 통해 확인할 수 있다.
참고 자료
없음