실험3 예비보고서

소개글

실험 3. Adder & SubtractorLogic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 이를 바탕으로 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리를 이해한다.

목차

1. 실험 목적

2. 이론

3. 예비보고서
(1) XOR gate(IC 7486)와 AND gate(7408)을 이용하여 반가산기를 구성하여 보아라.
(2) 반가산기를 이용하여 전가산기를 구성하라.
(3) 이론의 반감산기의 진리표를 참고하여 부울 함수를 구하고 논리 회로를 구성하시오.
(4) 이론의 전감산기의 진리표를 참고하여 카노맵을 통해 부울 함수를 구하고 논리 회로를 구성하시오.
(6) 반감산기를 이용하여 전감산기를 구성하시오.
(6) 전가산기를 이용하여 전감산기를 설계하고 위의 문제 (4)에서 구성한 회로와 비교하시오.

본문내용

1. 실험 목적
Logic gates를 이용하여 가산기(adder)와 감산기(subtractor)를 구성하여 동작을 확인해 보고 이를 바탕으로 디지털 시스템의 기본 요소인 가산기와 감산기의 기본 구조 및 동작 원리를 이해한다.

2. 이론

Karnaugh map
karnaugh map이란 진리값표의 각 값을 여러개의 작은 직사각형으로 나타내어 입력에 대한 결과를 가장 간단한 상태로 정리하는 일종의 도구라고 할 수 있다. 각 칸의 변수 배치 순서의 가장 기본적인 규칙은 서로 인접한(수평이나 수직방향의 인접 항) 사이에는 아래 그림과 같이 오직 하나의 변수만 다르게 배치한다는 것이다. [예를 들어 경우 인접하게 배치하지만 의 경우 2개의 변수가 달라 인접하게 배치하지 못한다.]

이와 같은 규칙을 이용하여 karnaugh map을 통해 부울함수의 간소화에 대하여 알아보자.
우선 진리표에 나온 값을 위 그림과 같이 각 칸에 해당하는 장소에 대입한다. 그 후 인접한 최소항끼리 개가 한 묶음이 되도록 묶는다. 여기서 한 묶음을 최대한 큰 묶음으로 묶고 필요한 경우 여러 겹으로도 겹치게 묶을 수 있다. 단 주의할 점은 인접하여도 개 아닌 숫자로 묶으면 안된다는 것이다.
그 후 묶음 루프 내에서 인접한 최소 항 끼리의 보수와 정상 상태의 보수를 제거하고 남은 최소 항들로부터 곱의 합 형태로 된 간소화된 논리식을 작성하면 된다.

< 중 략 >

《직력구조의 가산기 구성》
구성에서 보는 바와 같이 회로는 간단하나 병렬가산기에 비해서 계산속도가 느리다는 단점이 있다.
② parallel 가산기
여러 개의 자릿수로 구성된 2 진수를 더하는 경우 2개의 같은 자릿수끼리 동시에 더하고 여기서 생기는 자리 올림수를 다음 단 전가산기에 연결하는 방식이다. 쉽게 말해서 우리가 산수를 할 때 일의자리부터 차례대로 해 나가는 방법이다. 그러므로 n비트 2진수의 덧셈을 하는 2진 병렬 가산기는 처음에는 1개의 반가산기와 n-1개의 전가산기가 필요하게 하게 된다. 구성도를 그림으로 표현해 보면 다음과 같다.

참고 자료

없음