[토끼] 10진 카운터 VHDL 구현 및 합성, 분석 _ 상세 설명, 코드 기재

소개글

과제: VHDL
1) 10진 카운터를 완성하여라.
2) Timing Simulation을 수행하여라.
3) Delay를 확인하고 최대 동작 속도를 예측 하여라

목차

(1-0) 졸업 작품 의 경우 10진 카운터의 glitch에 대한 고찰 및 해결책.
(1-1) 10진 카운터의 구현 - VHDL Code
(1-2) 10진 카운터의 Test bench
(1-3) 10진 카운터의 Result of the Simulation
(1-4) Timing Simulation
(1-5) 10진 카운터의 Synplify 합성

(2) Result and Code Analysis

본문내용

10진 카운터는 이번 졸업 작품에서 준비 중인 주제와 일치했다. 현재 졸업 작품은 Transistor 레벨로 10진에서 100진 카운터 까지 완성했으며 glitch현상 때문에 초반에 설계하는데 있어서 애를 먹은 경험이 있었는데 이번 과제에서 다시 다루게 되어 졸작과 연관 시켜 생각해보기로 했다.

과제를 시작 하기 앞서...( Timing 시뮬레이션은 뒷부분 다룸)

(1-0) 졸작의 경우 10진 카운터의 glitch에 대한 고찰 및 해결책.
졸업 작품의 경우 필요한 게이트를 TR수준으로 설계하여 완성하였고 이를 이용해 D-FF를 만들고 D-FF과 게이트를 이용하여 10진 카운터를 완성 할 수 있었다. 하지만 Mos의 경우 각 모델별로 FF,SS,SF,FS,TT 시뮬레이션을 하여 최악의 값을 가정하여 설계를 해야 했고 그 결과 SS모델에서 주로 글리치 현상이 심하게 발생하였었다.

< 카운터에 사용하는 xor 게이트의 ss모델 출력 >
참고로 가장 특성이 안 좋은 Xor 게이트의 출력이다. 입력은 4종류의 00,01,10,11로 들어가며 해당하는 출력이 위와 같다. 위의 경우 파형이 확 튀거나 푹 들어가거나 튀는 현상이 보이는데 시뮬레이션을 좀 더 자세 한 결과 입력파형이 falling time과 rising time의 차이로 아주 짧은 시간 겹칠 때 위와 같은 상황이 발생 되는 것을 깨달았다.
졸업 작품의 경우 오실레이터 설계를 아주 낮은 주파수, 1Hz나 0.5Hz를 목표로 하여 위의 현상을 해결하였고 이번 과제의 경우 위와 같은 게이트 출력의 오동작에 따라 발생하는 결과값을 확인 하는 것을 목표로 한다고 생각한다.
아마 추측컨대 프로그램 내에 설정되어 있는 최소 지연시간을 넘으면 파형이 제대로 나오지 않는 결과가 나올 것이라고 생각이 되는데 이는 아마도 최악의 경우를 가정한 값이고 현재 반도체 기술은 날이 갈수록 발전하고 있기에 단지 임시 방편이라고 생각된다.
어쩌면 시뮬레이션에서는 결국 고주파에서는 파형이 제대로 나오지 않을 지 몰라도 실제 레이아웃에 있어서 여러 파라미터들을 조절하여주면 시뮬레이션의 결과를 보완 할 수 있지 않을 까 생각 한다.

참고 자료

디지털논리와 컴퓨터설계 (p.218~223)
프로그램 논리 소자를 위한 VHDL (P.327~376)
Xilinx/Alerra FPGA 보드를 이용한 실습으로 배우는 VHDL ( vlsi lab요약본)