Verilog 를 이용한 CPU의 Cache (캐쉬) 구현 (컴퓨터 아키텍쳐 실습)

소개글

Verilog 를 이용하여 CPU의 Cache 를 구현하는 실험의 실습 보고서 자료입니다.

목차

1. 실험 목표
2. 내용
3. 실험 과정
4. 실험 결과
5. 느낀 점

본문내용

1. 실험 목표
Cache를 이해하고 구현해 본다.

2. 내용
Cache를 구현한다. Cache 구현의 제약사항은 다음과 같다.
* Main memory의 data를 CPU의 1-clock cycle 내에 읽고 쓰게 해서는 안된다. Memory access delay를 1-clock cycle 이상이 되도록 설정한다.
* CPU는 pipelined CPU를 사용한다.
* Total size는 32 words이다.
* 1 cache block은 4 words이다.
* Direct-mapped cache scheme을 사용한다.
이외의 다음과 같은 조건들은 자유롭게 선택한다.
* Unified/seperated cache.
* Load policy (load-through, …)
* Write policy (write-through, write-back, write-allocate, …)
* etc
위의 조건에 맞는 cache를 구현한 뒤, test program을 작성하여 cache가 올바르게 동작하는지 확인한다.
(!) Cache 동작을 확인하기 위한 프로그램은 loop 문을 사용하는 프로그램을 작성하면 된다. (예) Sigma / fibonacci / matrix multiplication / vector product를 구하는 프로그램. Test program에는 반드시 cache에서 쫓겨나가 memory에 쓰여지는 부분이 있어야 한다.

참고 자료

없음