서강대학교 디지털회로설계 설계2 8bit Multiplier

소개글

디지털회로설계과목의 두번째 설계과제인 고속동작 곱셈기설계입니다.
Booth Algorithm을 활용하여 설계를 진행하였고, VHDL로 짜여진 코드가 포함되어 있습니다.
많은 도움되길 바랍니다.

목차

1. 제목
2. 목적
3. 목표및기준설정
4. 합성및분석
5. 시험및평가
6. 논의사항
7. 참고문헌

본문내용

1. 제목 : 고속 동작 곱셈기 설계

2. 목적
● 고속 동작 곱셈기의 설계를 통해 곱셈 과정을 이해하고 곱셈기 구현을 위한 기법들을 익히며 설계 흐름을 숙지하며, 동작 확인 과정을 통해 시뮬레이션 툴의 사용법을 익힌다.

3. 목표 및 기준 설정
1) 설계 목표
Partial product 수 감소를 통해 고속 연산을 가능하게 하는 Booth`s multiplier를 설계한다. 입출력으로 8-비트의 입력과 16-비트 출력을 가지도록 한다.

※ 주의사항
① VHDL언어를 사용하여 설계한다.
② 각 논리 게이트는 특정 지연 시간을 갖도록 설계한다.

※ 테스트 방법
① 8-비트 입력에 대한 test vector를 만든다. 입력, 출력 공히 2‘s complement number를 사용한다.
② 전 단계에서 만든 test vector를 포함하는 test bench code를 작성한다.
③ Test bench code는 Modelsim을 사용해 시뮬레이션을 수행한다.
④ 출력이 두 입력의 곱과 같은지 확인한다.
⑤ 입력된 시점으로부터 정확한 값이 출력될 때까지 clock cycle을 확인한다.

2) 이론 정리
곱셉 과정의 이해
● 곱셈의 원리는, Shift-Add이다. 즉, 각 자리수 별 곱인 Partial Product의 합으로 계산된다. 그리고 Modified Booth Algorithm을 이용한 곱셈기는 이것을 용이하게 구할 수 있다. Multiplier의 맨 끝자리에 0을 추가하여 3자리씩 끊어서 계산한다. 다음과 같은 식으로 합성할 수 있다.

<중 략>

4. 합성 및 분석
1) Booth Algorithm
① Booth Algorithm의 이해
● Modified booth algorithm을 이용하는 이유는, 모든 비트에 대해 Partial Product를 구하는 것이 아니라 3자리씩 끊어서 구하여 연산속도를 빠르게 하기 위해서이다.

참고 자료

Vranesic, Zvonko, 'Fundamentals of Digital Logic with VHDL Design', McGraw-Hill, 2004

압축파일 내 파일목록

디지털회로설계_설계2_8bit_multiplier.hwp
btable.vhd
multiplier.vhd
shiftadder.vhd
testbench.vhd