논리회로) 2‘s Complement Numbers를 이용한 Signed 4-Bit 병렬 가/감산기 (Pro_VSM 시뮬, 진리표, 실험사진)

목차

1. 실험 제목
2. 실험 목적
3. 실험 내용

본문내용

1. 실험 제목 : 2‘s Complement Numbers를 이용한 Signed 4-Bit 병렬 가/감산기

2. 실험 목적
- 2‘s Complement Numbers를 이용한 Signed 4-Bit 병렬 가/감산기를 직접 설계한다.

3. 실험 내용
Select Bit가 0일 때 가산기, 1일 때 감산기로 동작하는 가/감산기를 설계한다. 가/감산 연산은 2‘s Complement Numbers를 사용한다. 가/감산기는 전체 9개의 Input(A[3:0], B[3:0], Select)와 5개의 Output(S[3:0], Overflow)를 가진다. 최상위 bit는 부호를 표시한다. (아래 그림에서 입력 : A3 와 B3, 출력: S3)
가/감산 연산을 할 때 Overflow가 발생하면 그림에서 Overflow 출력이 1이 되는 Overflow 검출기도 함께 설계한다.

참고 자료

없음

압축파일 내 파일목록

4bit-가감산기.bmp
Book1.xlsx
Thumbs.db
가감산기 proVSM.DSN
가감산기 proVSM.PWI
실험5.hwp
완성사진.jpg