CMOS IC로 제작 가능한 OP Amp., CMOS IC로 제작 가능한 Differential Amp.를 설계

목차

1. 설계 절차
2. 해석
3. 설계 수정

본문내용

◆해석을 위한 이론적인 정리
◈ 2단 CMOS 연산 증폭기
그림9.1에 지금부터 설명할 2단 COMS 연산 증폭기를 나타내었다. 간단하지만 우아하다 고까지 표현할 수 있는 이 회로는 이미 고전이 되었다고 할 수 있지만 VLSI 시스템의 설계에 여러 가지 형태로 사용되고 있다. 이회로는 이미 7.7.1절에서 CMOS다단 증폭기의 예제로 다루어진 바 있는데 독자들은 진도를 나가기 전에 꼭 보습을 하기 바란다. 여기서는 회로의 특성파악과 설계할 때 필요한 절충에 중점을 둘 것이다.

9.1.1 회로
이 회로는 다음과 같이 두 개의 이득을 얻는 단으로 구성되어 있다. 첫 번째 단은 차동쌍Q1-Q2와 이것의 전류 미러 부하 Q3-Q4로 이루어져 있다. 이 회로는 7.5절에서 자세히 다루어졌는데 보통 20~60V/V정도의 전압이득을 가지고 있으며 차동에서 단동으로 변화시키면서도 적당한 크기의 CMRR을 가지고 있다.
이 차동쌍은 전류원Q5에 의해 바이어스 되는데 Q5는 Q8,Q5,Q7으로 구성된 전류 미러의 두 출력 트랜지스터 중의 하나이다. 전류 미러는 기준 전류Iref에 의해 전류가 공급되는데 Iref는 음의 전원 전압 -Vss에 또는 더 정말한 음 전압이 칩 내부에 있을 경우에는 이것에 정밀 저항을 연결하여 만든다. 매우 정확한 Iref가 필요할 때에는, 또 다른 방법으로서 7.7.1절에서 설명한 회로를 이용하여 Iref를 만들 수도 있다.

참고 자료

없음