아주대 논리회로실험 가산기, 감산기 예비

목차

1. 실험 목적

2. 실험 이론

3.실험절차

4. 예상결과
1) 반가산기 (XOR 1개와 AND1개)
2)전가산기 (XOR 2개와 AND2개, OR1개)
3)반감산기(XOR 1개와 AND1개와 NOT1개)
4) 전감산기(XOR 2개와 AND2개, OR 1개 NOT 2개 )

본문내용

1. 실험 목적
1)가산기와 감산기의 구조와 원리를 이해한다.
-반가산기, 전가산기, 반감산기, 전감산기
2)Logic gate를 이용하여 가산과 감산을 할 수 있는 회로를 설계해본다.
3)가산기와 감산기의 동작을 확인한다.

2. 실험 이론

(1) 가산기 : 가장 기본적인 연산이 2진 연산을 기본으로 한다. 각 자리에 더해지는 두 개의 숫자를 더하는 기 능을 한다. 반가산기와 전가산기가 있다.
①반가산기 : 2개의 입력을 받아서 2개의 출력을 나타낸다. 두 개의 수를 합해서 나온 합 S와 자리 올림C가 발생한다.(x=y=0 ->C=S=0, x=0, y=1 ->C=0, S=1, x=1, y=0 ->C=0, S=1 x=1, y=1 -> C=1, S=0) 합은 0부터 2까지 나온다.
②전가산기 : 3개의 입력을 받아서 2개의 출력을 나타낸다. 3개의 비트를 더할 때 합은 0부터 3까지 나올 수 있고 2, 3은 2개의 디지트가 요구되므로 2개의 출력이 필요하다. 두 출력 중 합은 S로, 캐리는 C로 표시한다.

(2) 감산기 : 위에서 본 가산기와 비슷하게 2진 연산 뺄셈 연산을 수행하는 것으로 첫 번째 수에서 두 번째 수 를 빼는 기능을 한다. 반감산기와 전감산기가 있다.
①반감산기 : 2개의 입력을 받아서 2개의 출력을 나타낸다.2개의 비트들을 빼서 그 차이 값을 찾는 조합회로 이다.

참고 자료

없음